專家支招：使用MATLAB和Simulink算法創(chuàng)建FPGA原型.doc

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1、專家支招：使用MATLAB和Simulink算法創(chuàng)建FPGA原型　　芯片設(shè)計(jì)和驗(yàn)證工程師通常要為在硅片上實(shí)現(xiàn)的每一行RTL代碼寫(xiě)出多達(dá)10行測(cè)試平臺(tái)代碼。驗(yàn)證任務(wù)在設(shè)計(jì)周期內(nèi)可能會(huì)占用50%或更多的時(shí)間。盡管如此辛苦，仍有接近60%的芯片存在功能瑕疵，需要返工。由于HDL仿真不足以發(fā)現(xiàn)系統(tǒng)級(jí)錯(cuò)誤，芯片設(shè)計(jì)人員正利用FPGA來(lái)加速算法創(chuàng)建和原型設(shè)計(jì)?！　±肍PGA處理大型測(cè)試數(shù)據(jù)集可以使工程師快速評(píng)估算法和架構(gòu)并迅速做出權(quán)衡。工程師也可以在實(shí)際環(huán)境下測(cè)試設(shè)計(jì)，避免因使用HDL仿真器消耗大量時(shí)間。系統(tǒng)級(jí)設(shè)計(jì)和驗(yàn)證工具（如MATLAB和Simul

2、ink）通過(guò)在FPGA上快速建立算法原型，可以幫助工程師實(shí)現(xiàn)這些優(yōu)勢(shì)。　　本文將介紹使用MATLAB和Simulink創(chuàng)建FPGA原型的最佳方法。這些最佳方法包括：在設(shè)計(jì)過(guò)程初期分析定點(diǎn)量化的效應(yīng)并優(yōu)化字長(zhǎng)，產(chǎn)生更小、更高效的實(shí)現(xiàn)方案；利用自動(dòng)HDL代碼生成功能，更快生成FPGA原型；重用具有HDL協(xié)同仿真功能的系統(tǒng)級(jí)測(cè)試平臺(tái)，采用系統(tǒng)級(jí)指標(biāo)分析HDL實(shí)現(xiàn)方案；通過(guò)FPGA在環(huán)仿真加速驗(yàn)證（圖1）?！　　　槭裁丛贔PGA上建立原型？　　在FPGA上建立算法原型可以增強(qiáng)工程師的信心，使他們相信自己的算法在實(shí)際環(huán)境中的表現(xiàn)能夠與預(yù)期相符。除了高

3、速運(yùn)行測(cè)試向量和仿真方案，工程師還可以利用FPGA原型試驗(yàn)軟件功能以及諸如RF和模擬子系統(tǒng)的相關(guān)系統(tǒng)級(jí)功能。此外，由于FPGA原型運(yùn)行速度更快，可以使用大型數(shù)據(jù)集，暴露出仿真模型未能發(fā)現(xiàn)的缺陷?！　〔捎肏DL代碼生成功能的基于模型的設(shè)計(jì)可以使工程師有效地建立FPGA原型，如圖2所示。該圖向我們展示了這樣一種現(xiàn)實(shí)情況：工程師經(jīng)?？s短詳細(xì)設(shè)計(jì)階段，試圖通過(guò)盡快開(kāi)始硬件開(kāi)發(fā)階段以符合開(kāi)發(fā)周期的要求?，F(xiàn)實(shí)中，當(dāng)工程師發(fā)現(xiàn)定點(diǎn)算法達(dá)不到系統(tǒng)要求時(shí)，就得在HDL創(chuàng)建階段重新審視詳細(xì)設(shè)計(jì)階段。這樣的重疊工作將使HDL創(chuàng)建階段延長(zhǎng)（如紫色長(zhǎng)條所示），并可能引

4、發(fā)各種設(shè)計(jì)問(wèn)題（如膠合邏輯或設(shè)計(jì)補(bǔ)?。??！　　　∮捎谧詣?dòng)HDL代碼生成流程比手工編碼快，工程師得以把節(jié)省下來(lái)的時(shí)間投入到詳細(xì)設(shè)計(jì)階段，生成更優(yōu)質(zhì)的定點(diǎn)算法。與手動(dòng)的工作流程相比，這種方法使工程師能夠以更快的速度生成質(zhì)量更佳的FPGA原型。