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《基于FPGA的串口通信電路設(shè)計(jì)》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在學(xué)術(shù)論文-天天文庫(kù)。
1、畢業(yè)論文論文題目：基于FPGA的串口通信電路設(shè)計(jì)專業(yè)：集成電路設(shè)計(jì)與集成系統(tǒng)摘要串行通信接口是一種應(yīng)用廣泛的通信接口。目前，大部分處理器都集成了支持RS-232接口（又稱EIARS-232-C）的通用異步收發(fā)器（UniversalAsynchronousReceiver/Transmitter，UART），本文設(shè)計(jì)了一個(gè)串口數(shù)據(jù)采集和處理程序，詳細(xì)介紹了用VerilogHDL硬件描述語(yǔ)言來(lái)開(kāi)發(fā)波特率發(fā)生器、接收模塊和發(fā)送模塊這三個(gè)模塊，以及系統(tǒng)各個(gè)模塊的具體設(shè)計(jì)方法和原理，用QuartusII軟件進(jìn)行仿真并給出結(jié)
2、果，分別驗(yàn)證各個(gè)模塊的正確性。本設(shè)計(jì)還使用基于ALTERA公司的CycloneIIEP2C5T144芯片的FPGA開(kāi)發(fā)板，在FPGA開(kāi)發(fā)板上實(shí)現(xiàn)和PC通過(guò)串口調(diào)試軟件完成雙向通信，不僅要求將開(kāi)發(fā)板的數(shù)據(jù)顯示在PC的串口調(diào)試助手軟件上，還要求用PC發(fā)送數(shù)據(jù)的ASCII碼來(lái)驅(qū)動(dòng)電路的8個(gè)LED燈，驗(yàn)證用FPGA實(shí)現(xiàn)串行通信的可行性。關(guān)鍵詞串行通信；RS-232；UART；VerilogHDL；FPGAAbstractSerialcommunicationinterfaceisawidelyusedcommunicat
3、ioninterface.Atpresent,mostofprocessorintegratedRS-232(EIARS-232-C)interfacetosupportUART(UniversalAsynchronousReceiver/Transmitter)communication,Thisthesisdesignadataacquisitionandtreatmentprogram.Besidesthat,thethesisintroducedBaudRateGeneratormodule、Receiv
4、ermodule、SendmodulebasedonlanguageVerilogHDLandgivetheresultsbysimulateinQuartusIIsoftware.ThisdesignalsousesEP2C5T144FPGAchiptoachievethetwo-waycommunicationbysimulatewithQuartusIIandPCthroughtheserialportdebuggingsoftware.Notonlyrequiresthedevelopmentboard'
5、sdatadisplayedinthePC'sserialportdebuggingsoftware,alsoaskASCIIdatasentbyPCCodetodriveeightLEDlights,meanwhileverifiedtheserialcommunicationwithFPGA.KeywordsSerialcommunication;RS-232;UART;VerilogHDL;FPGA目錄摘要IAbstractII第1章語(yǔ)言和工具11.1VerilogHDL語(yǔ)言概述11.2FPGA概述31.3
6、QuartusII軟件介紹71.4FPGA開(kāi)發(fā)板介紹81.5本章小結(jié)11第2章串口通信協(xié)議簡(jiǎn)介122.1串口通信接口122.2RS232通信協(xié)議122.3串口通信時(shí)序分析142.4本章小結(jié)15第3章串口通信的VerilogHDL實(shí)現(xiàn)163.1設(shè)計(jì)功能說(shuō)明163.2波特率發(fā)生器模塊的VerilogHDL實(shí)現(xiàn)163.3發(fā)送模塊的VerilogHDL實(shí)現(xiàn)183.4接收模塊的VerilogHDL實(shí)現(xiàn)243.5本章小結(jié)30第4章串口通信的硬件調(diào)試314.1板級(jí)調(diào)試說(shuō)明314.2下載配置FPGA324.3配置串口調(diào)試軟件34
7、4.4調(diào)試結(jié)果344.5本章小結(jié)37結(jié)論38參考文獻(xiàn)39附錄1波特率發(fā)生器VerilogHDL實(shí)現(xiàn)40附錄2發(fā)送模塊VerilogHDL實(shí)現(xiàn)41附錄3接收模塊VerilogHDL實(shí)現(xiàn)46致謝51基于FPGA的串口通訊電路設(shè)計(jì)第1章語(yǔ)言和工具1.1VerilogHDL語(yǔ)言概述VerilogHDL是一種硬件描述語(yǔ)言，用于從算法級(jí)、門(mén)級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門(mén)和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。Verilog
8、HDL語(yǔ)言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語(yǔ)言。此外，VerilogHDL語(yǔ)言提供了編程語(yǔ)言接口，通過(guò)該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問(wèn)設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。VerilogHDL語(yǔ)言不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。因
