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《基于fpga的任意波形發(fā)生器設(shè)計》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在學(xué)術(shù)論文-天天文庫。
1、基于FPGA的任意波形發(fā)生器設(shè)計 【摘要】本文設(shè)計了一種基于FPGA和DDS技術(shù)的任意波形發(fā)生器。本設(shè)計利用VHDL語言完成系統(tǒng)各大模塊的硬件描述設(shè)計，對硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)。在QuartusII9.0環(huán)境中完成系統(tǒng)仿真并進(jìn)行了硬件測試，結(jié)果表明設(shè)計達(dá)到預(yù)定效果，能夠按照要求輸出相應(yīng)波形，也證明了基于FPGA設(shè)計的可靠性和可行性?！娟P(guān)鍵詞】FPGADDSQuartusII任意波形發(fā)生器波形發(fā)生器是各種測試和實驗中不可或缺的工具，在雷達(dá)、控制、通信、測試、控制等領(lǐng)域應(yīng)用十分廣泛。波形發(fā)生器是電子工程師進(jìn)行信號仿真試驗的最佳工具。目
2、前，隨著大規(guī)?，F(xiàn)場可編程邏輯器件的發(fā)展，F(xiàn)PGA系統(tǒng)設(shè)計的主要發(fā)展已經(jīng)進(jìn)入“片上可編程系統(tǒng)”的新紀(jì)元。隨著FPGA不斷發(fā)展，DDS技術(shù)應(yīng)用越來越成熟，利用DDS原理在FPGA平臺上開發(fā)高性能的多種波形信號發(fā)生器，其成本低，操作靈活，而且還能根據(jù)要求在線更新配置，系統(tǒng)開發(fā)趨于軟件化、自定義化。5傳統(tǒng)型任意波形發(fā)生器的結(jié)構(gòu)簡單、控制方便，但此類波形發(fā)生器沒有相位調(diào)制功能，而且在后期軟件編程期間，在不改變時鐘頻率及波形的情況下，如果要改變一個周期的采樣點數(shù)，需要重置計數(shù)器并且重新向波形存儲器中載入數(shù)據(jù)。就目前發(fā)展?fàn)顩r而言，基于DDS技術(shù)的任意
3、波形發(fā)生器雖然結(jié)構(gòu)比較復(fù)雜，還會產(chǎn)生相位截斷誤差，但實現(xiàn)頻率、相位調(diào)制功能卻很容易，同時產(chǎn)生的波形能夠達(dá)到很高的頻率分辨率，輸出頻率的轉(zhuǎn)換速度快，而且頻率轉(zhuǎn)換時，DDS系統(tǒng)輸出波形的相位是連續(xù)的。一、DDS電路工作原理DDS電路的實現(xiàn)是整個硬件系統(tǒng)設(shè)計的關(guān)鍵所在。DDS的基本原理是利用采樣定理，通過查表法產(chǎn)生波形。DDS電路工作時首先需要對波形數(shù)據(jù)進(jìn)行采樣，將采樣數(shù)值存入波形存儲器ROM中作為查找表，然后在時鐘脈沖的作用下，對頻率控制字進(jìn)行線性相位疊加，然后將相位累加值的一部分作為ROM查找表的地址碼將數(shù)據(jù)讀出來，再經(jīng)過D/A轉(zhuǎn)換器，低
4、通濾波器轉(zhuǎn)換成符合要求的模擬信號。DDS的基本結(jié)構(gòu)主要由相位累加器、相位調(diào)制器、ROM查找表、DAC和低通濾波器構(gòu)成。二、系統(tǒng)設(shè)計5本設(shè)計方法主要采用自行設(shè)計的基于FPGA邏輯電路來實現(xiàn)任意波形發(fā)生器，利用FPGA設(shè)計的DDS電路只要改變FPGA內(nèi)部波形存儲器中存儲的波形數(shù)據(jù)，就可以實現(xiàn)輸出任意波形，因而更加具有靈活性，使得采用FPGA來實現(xiàn)DDS電路具有更高的實用價值，通過FPGA編程定制系統(tǒng)所需的DDS電路，不但成本降低，而且使任意波形發(fā)生器的性能得到提高。這就是本設(shè)計采用FPGA來實現(xiàn)的重要原因。本系統(tǒng)總體設(shè)計選用以Altera公
5、司的CycloneII系列中的EP2C5T144C8芯片為主，配以時鐘電路、信號產(chǎn)生電路、濾波控制電路、波形存儲電路、按鍵電路、D/A轉(zhuǎn)換電路等外圍電路實現(xiàn)波形發(fā)生器的硬件設(shè)計。本設(shè)計主要是基于QuartusII平臺，利用DDS技術(shù)，設(shè)計一個任意波形發(fā)生器，首先通過按鍵電路選擇輸出波形的對象，根據(jù)對各波形的幅度進(jìn)行采樣，獲得各波形的波形數(shù)據(jù)表作為波形存儲器的查找表，然后在系統(tǒng)時鐘的作用下，相位累加器對輸入的頻率數(shù)據(jù)不停地進(jìn)行相位線性累加，并將累加器輸出的一部分作為波形存儲器的地址信號，通過查找表讀出相應(yīng)的波形數(shù)據(jù)，再送入高速D/A轉(zhuǎn)換器
6、進(jìn)行轉(zhuǎn)換成為模擬信號，最后送入濾波電路，濾波后輸出光滑的連續(xù)信號。本設(shè)計部分核心在于利用宏功能模塊生成波形存儲器ROM查找表模塊，使得所需要的波形數(shù)據(jù)通過.mif文件載入到定制模塊data_rom模塊中，當(dāng)在波形存儲器ROM中固化所需波形的一個周期的幅度值后，由地址發(fā)生器產(chǎn)生的地址對波形存儲器ROM尋址，依次可取出送至D/A轉(zhuǎn)換及濾波，即可實現(xiàn)DDS中波形存儲器的功能。在ROM查找表模塊data_rom中采用了定制初始化數(shù)據(jù)文件，ROM模塊中的初始化數(shù)據(jù)文件的格式采用.mif格式。三、仿真結(jié)果5本設(shè)計的仿真和硬件驗證主要圍繞以FPGA為
7、核心的DDS信號輸出和控制模塊進(jìn)行。本設(shè)計采用MATLAB軟件進(jìn)行仿真測試，QuartusII可將設(shè)計者提供的時序波形文件（.vwf）保存為仿真基準(zhǔn)文件（.tbl）格式的波形文件，以此波形文件進(jìn)行仿真。由圖1可知，在時鐘頻率不變的情況下，為了觀察頻率控制字對輸出頻率的影響，改變方波的頻率控制字，使其由02H改變?yōu)?2H，可明顯觀察到，頻率控制字越小，輸出信號的周期越大，即輸出頻率越小。這說明了采用DDS技術(shù)可以輸出任意頻率的波形信號。改變波形存儲模塊data_rom中的數(shù)據(jù)文件，通過載入正弦波、三角波、鋸齒波、梯形波和用戶自定義的波形采
8、樣數(shù)據(jù)，利用MATLAB進(jìn)行顯示波形。通過仿真結(jié)果可得，基于FPGA的波形發(fā)生器已經(jīng)實現(xiàn)了輸出任意波形的功能。四、結(jié)語本次設(shè)計在QuartusII平臺上設(shè)計DDS電路，用MATLAB對QuartusII仿真
