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1、基于FPGA的高速LVDS接口的實現(xiàn)李大鵬，李雯，王曉華(中航工業(yè)西安航空計算技術研究所，陜西西安710068)摘要:給出了一種基于FPGA的高速LVDS接口設計，利用FPGA內(nèi)部的SelectIO資源，設計并構造了LVDS接口發(fā)送單元、LVDS接口接收單元和對齊狀態(tài)機。并基于XilinxVirtex－5平臺成功搭建了一個500Mb/s高速LVDS串行互聯(lián)系統(tǒng)，通過仿真和測試，驗證了系統(tǒng)的有效性，為后續(xù)采用FPGA實現(xiàn)各種高速協(xié)議奠定了良好的基礎。關鍵詞:FPGA;SelectIO;高速LVDS接口中圖分類號:TP393文獻標識碼:A文章編號:16
2、71-654X(2012)05-0115-04ImplementationofHighSpeedLVDSInterfaceBasedonFPGALIDa-peng，LIWen，WANGXiao-hua(Xi'anAeronauticsComputingTechniqueResearchInstitute，AVIC，Xi'an710068，China)Abstract:ThispaperputsforwardonehighspeedLVDSinterfacedesignmethodbasedonFPGA．TakingadvantageoftheSel
3、ectIOresourceinsideFPGA，thismethoddesignstheLVDSinterfacetransmitunit，theLVDSinterfacereceptionunitandthealignmentstate．BasedonXilinxVirtex－5platform，thispapersuccessfullyconstructsone500Mb/shighspeedserialinterconnectsystem．Thissystempassedsimulationandtest，andtheefficiencyof
4、thismethodisverified．Asaresult，thispaperisthestablebasisofadoptingFPGAtoutilizetheotherhighspeedprotocol．Keywords:FPGA;selectIO;highspeedLVDSinterface源，設計并實現(xiàn)了一個500Mb/s高速串行的LVDS互聯(lián)系統(tǒng)，為數(shù)字互聯(lián)系統(tǒng)提供高速數(shù)據(jù)傳輸保障。引言在數(shù)字系統(tǒng)互聯(lián)設計中，傳統(tǒng)的并行總線已不能滿足系統(tǒng)高速數(shù)據(jù)傳輸?shù)男枨螅蔀橛绊懴到y(tǒng)性能的主要瓶頸。低電壓差分信號傳輸(LVDS)［1］技術的出現(xiàn)為解決數(shù)
5、據(jù)傳輸瓶頸問題提供了可能。LVDS接口具有高速率、低功耗、低噪聲和低電磁干擾等優(yōu)點。LVDS接口技術被廣泛應用于高速數(shù)字系統(tǒng)設計中，在在實際應用中，采用現(xiàn)場可編程門陣列(FPGA)實現(xiàn)高速LVDS是一種性價比較高的技術途徑。隨著半導體工藝進步，F(xiàn)PGA的性能和集成度在不斷提高，在最新的XilinxVirtex－5、Virtex－6等FP-GA芯片中，均集成SelectIO資源，通過配置邏輯資源和I/O，可以生成支持LVDS標準的接口，實現(xiàn)高速LVDS接口互聯(lián)通信。本文對FPGA內(nèi)部集成的SelectIO資源進行介紹，著重描述了輸入/輸出延遲單元(I
6、ODELAY)、輸入串并轉(zhuǎn)換器(ISERDES)、輸出并串轉(zhuǎn)換器(OSERDES等子模塊。然后基于XilinxVirtex－5平臺SelectIO資1Virtex－5SelectIO簡介Virtex－5FPGA具備可配置的高性能SelectIO［2］驅(qū)動器和接收器，可支持種類繁多的標準接口。強大的功能集包括輸出強度和斜率的可編程控制以及使用數(shù)控阻抗(DCI)的片上終端。SelectIO資源Virtex－5FPGA中I/O模塊包含兩個IOB、兩個ILOGIC、兩個OLOGIC和兩個IODELAY，其中ILOGIC和OLOGIC可以分別配置為ISERD
7、ES和OSERDES。1．2IODELAYVirtex－5FPGA中每個I/O模塊包含一個可編程絕對延遲單元，稱為IODELAY。IODELAY是具有64個tap的環(huán)繞延遲單元，具有標定的tap分辨率。IO-DELAY可以用于組合輸入通路、寄存器輸入通路、組合輸出通路或寄存輸出通路，還可以在內(nèi)部資源中直1．1收稿日期:2011－05－31修訂日期:2012－07－08基金項目:航空科學基金項目資助(20101931005)作者簡介:李大鵬(1981－)，男，陜西臨潼人，工程師，碩士，主要研究方向為計算機網(wǎng)絡。·116·航空計算技術第42卷第5期接使
8、用。IODELAY允許各輸入信號有獨立的延遲。IO-DELAY資源可以用作IDELAY、ODELAY或組合延遲。1．3IS
