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1、Zynq高速串行CMOS接口的設(shè)計(jì)與實(shí)現(xiàn)現(xiàn)在CMOS傳感器的分辨率越來越大，對應(yīng)的，對數(shù)據(jù)傳輸接口的要求也越來越高。根據(jù)熊貓君有限的實(shí)現(xiàn)和調(diào)試經(jīng)驗(yàn)，基本上遇到了：①多通道HiSPi接口：主要是Aptina（現(xiàn)已經(jīng)被安森美收購），常用的有1080P60的AR0331（3.1M），3664×2748P15的MT9J003，3984×2712P80（開窗輸出最高可達(dá)1200fps）的AR1011等；②多通道LVDS接口：主要有索尼系列和德國viimagic系列等，至少熊貓君用過的IMX172/IMX122/IMX185/IMX236和VII9222等都是LVDS輸出；③MI
2、PI接口：多用于手機(jī)，一些監(jiān)控用的CMOS如SonyIMX185、OV14810等也帶；④CCIR656：一般低分辨率的會帶CCIR656接口，也有一些廠家的高分?jǐn)z像頭也帶，比如OV14810；⑤并行接口：較早設(shè)計(jì)的CMOS許多都是直接并口輸出，比如Aptina的MT9M031、MT9J003都帶有并口輸出；熊貓君在這里想討論的是前三種接口的實(shí)現(xiàn)，它們是業(yè)界應(yīng)用最廣泛而且對FPGA資源有著共性要求。無論是HiSPi、LVDS還是MIPI，其核心思想就是要實(shí)現(xiàn)將高速串行信號恢復(fù)成并行數(shù)據(jù)。這將會用到XilinxFPGAIOB上的一個(gè)重要的資源——ISERDES。實(shí)現(xiàn)串行
3、信號的并行化，光有ISERDES還不行，還需要用到IOBANK上的延時(shí)模塊IDELAYCTRL和IOB上的IODELAYE以及相關(guān)的相位訓(xùn)練算法。1Xilinx的IO資源本節(jié)對用到的IO資源作簡要的介紹。1.1IDELAYCTRL資源在電壓、溫度等因素變化時(shí)，可能會影響到系統(tǒng)的時(shí)序，此時(shí)IDELAYCTRL模塊就可以連續(xù)補(bǔ)償時(shí)鐘域內(nèi)所有個(gè)體的delaytaps(IDELAY/ODELAY)。如果使用了IOB上的IDELAY或ODELAY資源，那么就必須使用IDELAYCTRL資源。請注意，整個(gè)IOBANK里面只有一個(gè)IDELAYCTRL。IDELAYCTRL很重要的一
4、個(gè)輸入項(xiàng)就是參考時(shí)鐘REFCLK，補(bǔ)償時(shí)鐘域內(nèi)所有模塊的時(shí)序參考，這個(gè)時(shí)鐘必須由BUFG或BUFH驅(qū)動(dòng)。REFCLK必須保證在FIDELAYCTRL_REF+IDELAYCTRL_REF_PRECISION（MHz）ppm才能保證IDELAY/ODELAY的延時(shí)分辨率：（TIDELAYRESOLUTION=1/(32x2xFREF））1.2IDELAYE2邏輯IDELAYE2邏輯是一個(gè)31抽頭的循環(huán)延時(shí)補(bǔ)償模塊，對輸入的信號進(jìn)行指定分辨率的延時(shí)，F(xiàn)PGA可以直接訪問。Tap延時(shí)分辨率由IDELAYCTRL的參考時(shí)鐘提供持續(xù)補(bǔ)償。圖（1）是IDELAYE2接口示意圖，表
5、（1）是對這些接口的描述，表（2）是對邏輯參數(shù)的描述。圖（1）IDELAYE2接口示意圖。表（1）IDELAYE2接口描述以下以VAR_LOAD模式為例說明延時(shí)的時(shí)序動(dòng)作，如圖（2）所示。圖（2）延時(shí)時(shí)序動(dòng)作模型nClockEvent0：在LD有效前，CNTVALUEOUT輸出為未知值；nClockEvent1：在C的上升沿采樣到LD有效，此時(shí)DATAOUT延時(shí)CNTVALUEIN指定的延時(shí)Taps，改變tapSetting到Tap2，CNTVALUEOUT更新到新的Tap值；nClockEvent2：INC和CE有效，此時(shí)指定了增量操作，Tap值加1，DATAOUT
6、輸出從Tap2更新到Tap3，CNTVALUEOUT更新到新的Tap值；nClockEvent3LD有效，DATAOUT輸出延時(shí)更新到Tap10，CNTVALUEOUT更新到新的Tap值。1.3ISERDESE2邏輯輸入串轉(zhuǎn)并邏輯可以看做是OSERDESE2的逆過程，在SDR模式下可支持2-、3-、4-、5-、6-和7-的串并轉(zhuǎn)換，在DDR模式下可支持2-、4-、6-、8-的串并轉(zhuǎn)換，級聯(lián)DDR模式下還可擴(kuò)展到10-和14-。每一個(gè)ISERDESE2包括：n專門的串并轉(zhuǎn)換器；nBitslip子模塊用于源同步接口；n專用的可支持strobe-based的存儲接口。圖（3
7、）是ISERDESE2的結(jié)構(gòu)示意圖。表（3）是ISERDESE2接口描述，表（4）示ISERDESE2的參數(shù)描述。圖（3）ISERDESE2結(jié)構(gòu)示意圖表（3）ISERDESE2表（4）ISERDESE2的參數(shù)描述（1）時(shí)鐘方案CLK和CLK_DIV必須是嚴(yán)格對齊的時(shí)鐘，雖然允許使用BUFIO/BUFR，但任然有可能存在相位問題。圖（5）時(shí)采用BUFIO/BUFR的方案。圖（5）采用BUFIO/BUFR的時(shí)鐘方案一般的，根據(jù)接口類型的差異，時(shí)鐘必須滿足以下的約束：a）networkinginterfacenCLK→BUFIO；CLKDIV→BUFR；n
