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《片上系統(tǒng)的低功耗設(shè)計(jì)論文》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在學(xué)術(shù)論文-天天文庫(kù)。
1、片上系統(tǒng)的低功耗設(shè)計(jì)論文.freelunicationServices）應(yīng)用對(duì)這些要求尤其明顯，通用可便攜多媒體服務(wù)是要支持完整的數(shù)字語音和圖像辨別處理的。在這些應(yīng)用中，不僅語音，而且數(shù)據(jù)也要能在無線鏈路上傳輸。這就為實(shí)現(xiàn)任何人在任何地方的任何時(shí)間開展任何想要的業(yè)務(wù)提供了可能。但是，花在對(duì)語音、圖像的壓縮和解壓上的功耗就必須附加在這些可便攜的終端上。確實(shí)，可便攜能力已經(jīng)不再明顯地和低性能聯(lián)系在一起了；相反，高性能且可便攜的應(yīng)用正在逐步得到實(shí)現(xiàn)。當(dāng)功率可以在非便攜環(huán)境中獲得時(shí)，低功耗設(shè)計(jì)的總理也變得十分關(guān)
2、鍵。直到現(xiàn)在，由于大的封裝、散熱片和風(fēng)扇能夠輕而易舉地散掉芯片和系統(tǒng)所產(chǎn)生的熱，其功耗還未引起多大的重視。然而，隨著芯片和系統(tǒng)尺寸持續(xù)地增加，要提供充分的散熱能力就必須付出重要代價(jià)，或使所提供的總體功能達(dá)到極限時(shí)，設(shè)計(jì)高性能、低功耗數(shù)字系統(tǒng)方法的需求就會(huì)變得更為顯著。幸好，現(xiàn)在已經(jīng)發(fā)展了許多技術(shù)來克服這些矛盾。由于可以高度集成，并具有低功耗、輸入電流小、連接方便和具有比例性等性質(zhì)，CMOS邏輯電路被認(rèn)為是現(xiàn)今最通用的大規(guī)模集成電路技術(shù)。下面研究CMOS集成電路的功耗組成，概述實(shí)現(xiàn)集成電路——SoC（Sy
3、stemonChip）系統(tǒng)的低功耗設(shè)計(jì)的諸多方法。目的在于揭示當(dāng)今電子系統(tǒng)結(jié)構(gòu)復(fù)雜度、速度和其功耗的內(nèi)在聯(lián)系，在及在數(shù)字電子系統(tǒng)設(shè)計(jì)方向上潛在的啟示。1CMOS集成電路功耗的物理源要研究SoC的低功耗設(shè)計(jì)，首先要物理層次上弄清該集成電路的功耗組成，其次，才能從物理實(shí)現(xiàn)到系統(tǒng)實(shí)現(xiàn)上采用各種方法來節(jié)省功耗，達(dá)到低功耗設(shè)計(jì)的目的。圖1為典型CMOS數(shù)字電路的功耗物理組成。（1）動(dòng)態(tài)功耗動(dòng)態(tài)功耗是由電路中的電容引起的。設(shè)C為CMOS電路的電容，電容值為PMOS管從0狀態(tài)到H狀態(tài)所需的電壓與電量的比值。以一個(gè)反相
4、器為例，當(dāng)該電壓為Vdd時(shí)，從0到H狀態(tài)變化（輸入端）所需要的能量是CVdd2。其中一半的能量存儲(chǔ)在電容之中，另一半的能量擴(kuò)展在PMOS之中。對(duì)于輸出端來說，它從H到0過程中，不需要Vdd的充電，但是在NMOS下拉的過程中，會(huì)把電容存儲(chǔ)的另一半能量消耗掉。如果CMOS在每次時(shí)鐘變化時(shí)都變化一次，則所耗的功率就是CBdd2f，但并不是在每個(gè)時(shí)鐘跳變過程之中，所有的CMOS電容都會(huì)進(jìn)行一次轉(zhuǎn)換（除了時(shí)鐘緩沖器），所以最后要再加上一個(gè)概率因子a。電路活動(dòng)因子a代表的是，在平均時(shí)間內(nèi)，一個(gè)節(jié)點(diǎn)之中，每個(gè)時(shí)鐘周期
5、之內(nèi)，這個(gè)節(jié)點(diǎn)所變化的幾率。最終得到的功耗表達(dá)式為：Psemor幾倍軟件代碼軟件優(yōu)化32.3%功率管理Clock控制10%～90%RTL級(jí)結(jié)構(gòu)變換10%～15%綜合技術(shù)合成與分解邏輯15%綜合技術(shù)映射門級(jí)優(yōu)化20%20%布局布局優(yōu)化20%（1）系統(tǒng)級(jí)功耗管理這一部分實(shí)際上是動(dòng)態(tài)功耗管理。主要做法是在沒有操作的時(shí)候（也就是在SoC處于空閑狀態(tài)的時(shí)候），使SoC運(yùn)作于睡眠狀態(tài)（只有部分設(shè)備處于工作之中）；在預(yù)設(shè)時(shí)間來臨的時(shí)候，會(huì)產(chǎn)生一個(gè)中斷。由這個(gè)中斷喚醒其它設(shè)備。實(shí)際上，這一部分需要硬件的支持，如判斷，周
6、期性的開、關(guān)門控時(shí)鐘（gateclock）等。（2）軟件代碼優(yōu)化軟件代碼優(yōu)化是針對(duì)ARM嵌入式處理器而言的。對(duì)于編譯器來說，所起的使用不到1%，而對(duì)于代碼的優(yōu)化則可以產(chǎn)生高達(dá)90%的功耗節(jié)省。Simunic等人曾分別做過用各種針對(duì)ARM處理器的編譯器進(jìn)行的試驗(yàn)。比此的實(shí)驗(yàn)結(jié)果發(fā)展，風(fēng)格比較好的代碼產(chǎn)生的效果遠(yuǎn)比用ARM編譯器優(yōu)化的效果好。（3）Clock控制這是在ASIC設(shè)計(jì)中行之有效的方法之一。如果SoC芯片在正常工作，有很大一部分模塊（它們可能是用于一些特殊用途中，如調(diào)試Debug、程序等）是乖于空
7、閑狀態(tài)的，這些器件的空運(yùn)作會(huì)產(chǎn)生相當(dāng)大的功耗。這一部分應(yīng)使用時(shí)鐘控制，即clockenabledisable。（4）RTL級(jí)代碼優(yōu)化與軟件相似，不同的RTL（RegisterTransferLevel，寄存器傳輸級(jí)）代碼，也會(huì)產(chǎn)生不同的功耗，而且RTL代碼的影響比軟件代碼產(chǎn)生的影響可能還要大。因?yàn)椋琑TL代碼最終會(huì)實(shí)現(xiàn)為電路。電路的風(fēng)格和結(jié)構(gòu)會(huì)對(duì)功耗產(chǎn)生相當(dāng)重要的影響。RTL級(jí)代碼優(yōu)化主要包括：①對(duì)于CPU來說，有效的標(biāo)準(zhǔn)功耗管理有睡眠模式和部分未工作模塊掉電。②硬件結(jié)構(gòu)的優(yōu)化包括能降低工作電壓Vdd的
8、并行處理、流水線處理以及二者的混合處理。③降低寄存電容C的片內(nèi)存儲(chǔ)器memory模塊劃分。④降低活動(dòng)因子a的信號(hào)門控、減少glitch（毛刺）的傳播長(zhǎng)度、Glitch活動(dòng)最小化、FSM（有限狀態(tài)機(jī)）狀態(tài)譯碼的優(yōu)化等。⑤由硬件實(shí)現(xiàn)的算法級(jí)的功耗優(yōu)化有：流水線和并行處理、Retiming(時(shí)序重定)、Unfolding（程序或算法的展開）、Folding(程序或算法的折疊)等等基本方法以及其組合。（5）后端綜合與布線優(yōu)化既然SoC的功耗與寄生電
