資源描述：
《畢業(yè)論文：基于vhdl的uart設(shè)計》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在學(xué)術(shù)論文-天天文庫。
1、學(xué)號：基于VHDL的UART設(shè)計TheUARTDesignBasedonVHDL系別：計算機科學(xué)與技術(shù)系專業(yè)：計算機科學(xué)與技術(shù)班級：0622班學(xué)生姓名：指導(dǎo)教師：日期：2010年3月至2010年6月基于VHDL的UART設(shè)計【摘要】UART是設(shè)備和設(shè)備間進行通信的關(guān)鍵，當一個設(shè)備需要和另一個連接的設(shè)備進行通信時，通常采用數(shù)字信號，這種源自并行的信號必須轉(zhuǎn)換成串行信號才能通過有線或無線傳輸?shù)搅硪慌_設(shè)備。在接收端，串行信號又轉(zhuǎn)換成并行信號進行處理，UART處理這種數(shù)據(jù)總線和串行口之間的串-并和并-串轉(zhuǎn)換。本文所要實現(xiàn)的就是就是這種串-并和并-串
2、的轉(zhuǎn)換，使之能夠進行數(shù)據(jù)的傳輸。本文介紹了用FPGA技術(shù)實現(xiàn)UART電路的一種方法，用VHDL進行編程，在Modelsim下進行編譯及仿真等。【關(guān)鍵字】FPGA，VHDL，UART，接收，發(fā)送【Abstract】UARTisthekeyofcommunicationsbetweendevices.Whenadeviceneedstocommunicatewithaconnecteddevice,usuallydigitalsignalsapplied,whichmustbetransformedintoserialisedsignaltoa
3、notherdevicethroughwiresorwirelessspace.Whenbeingreceivedtoprocess,theserialisedsignalsmustbetransformedtoparellisedsignals.UARTprocessesthisserial_datatoparallel_data/parallel_datatoserial_datatransformbetweendatabusandslaveport.Thispaperistoimplementthisserialtoparallela
4、ndparalleltoserialtransformandmakethetransferringbetweendataproperly.ThispaperintroducesamethodimplementedbyFPGAtechniqueprogrammedbyVHDL,simulatedandcompiledbyModelsim.【Keywords】FPGA,VHDL,UART,receive,send基于VHDL的UART設(shè)計目錄1緒論61．1EDA技術(shù)發(fā)展概況61.1.1CAD階段（20世紀60年代中期—20世紀80年代初期）61
5、.1.2CAE階段（20世紀80年代初期—20世紀90年代初期）61.1.3EDA階段（20世紀90年代以來）61.2FPGA的發(fā)展及優(yōu)點71.3電路設(shè)計方法發(fā)展81.3.1自底向下的設(shè)計方法9.協(xié)同設(shè)計；10（1）總體結(jié)構(gòu)的設(shè)計10（2）子模塊的激活實現(xiàn)（AcitiveModuleDesign）10（3）模塊的最后合并（FinalAssembly）103．模塊化分的原則10（3）將不同優(yōu)化目標的邏輯分開11（4）將松約束的邏輯單元歸到同一模塊11（6）合適的模塊規(guī)模114.全局邏輯的設(shè)計111.4ISE軟件介紹121.6本文主要工作132
6、.1常用的計算機接口132.2RS-232川口通信簡介162.2.2．RS-232協(xié)議171．DSR信號線172．DTR信號線173．RTS信號線174．CTS信號線175．DCD信號線176．RI信號線172.2.3．RS-232通信時序和UART192.2.4.串行通信實現(xiàn)方案203.1UART實現(xiàn)原理213.2UART工作流程224.3波特率發(fā)生器模塊的實現(xiàn)24基于VHDL的UART設(shè)計RISE_PULSE_COUNT:BD_COUNT:=BD9600_HPC);26FULL_PULSE_COUNT=>10,27RISE_PULSE_
7、COUNT=>5274.4移位寄存器模塊的實現(xiàn)274.5奇偶校驗器模塊實現(xiàn)28PARITY_RULE:PARITY:=NONE);284.6總線選擇模塊的實現(xiàn)294.7計數(shù)器模塊的實現(xiàn)304.8UART內(nèi)核模塊的實現(xiàn)31（2）奇偶校驗器31(5)波特率發(fā)生器344.8.3UART內(nèi)核模塊的實現(xiàn)37PARITY_RULE:PARITY:=NONE);38（2）內(nèi)部信號定義39（3）串行加載序列的生成方法394.9UART頂層模塊的實現(xiàn)44DATA_BIT:INTEGER:=DATA_BIT;45PARITY_RULE:PARITY:=PARI
8、TY_RULE;45TOTAL_BIT:INTEGER:=TOTAL_BIT455.2.1信號監(jiān)測器模塊的仿真495.2.2波特率時鐘模塊的仿真495.2.3移位寄存器模塊的仿真
