pcb布線中的微帶線和帶狀線設(shè)計(jì)

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1、PCB布線中的微帶線和帶狀線到底是哪個(gè)部分啊?1特性阻抗　　近年來，在數(shù)字信號速度日漸增快的情況下，在印制板的布線時(shí)，還應(yīng)考慮電磁波和有關(guān)方波傳播的問題。這樣，原來簡單的導(dǎo)線，逐漸轉(zhuǎn)變成高頻與高速類的復(fù)雜傳輸線了?！　≡诟哳l情況下，印制板（PCB）上傳輸信號的銅導(dǎo)線可被視為由一連串等效電阻及一并聯(lián)電感所組合而成的傳導(dǎo)線路，如圖1所示。只考慮雜散分布的串聯(lián)電感和并聯(lián)電容的效應(yīng)，會得到以下公式：　　式中Z0即特性阻抗，單位為Ω。　　PCB的特性阻抗Z0與PCB設(shè)計(jì)中布局和走線方式密切相關(guān)。影響PCB走線特性阻抗的因素主要有：銅線的寬度和厚度、介質(zhì)的介電常數(shù)和厚度、焊盤的厚

2、度、地線的路徑、周邊的走線等?！　≡赑CB的特性阻抗設(shè)計(jì)中，微帶線結(jié)構(gòu)是最受歡迎的，因而得到最廣泛的推廣與應(yīng)用。最常使用的微帶線結(jié)構(gòu)有4種：表面微帶線（surfacemicrostrip）、嵌入式微帶線（embeddedmicrostrip）、帶狀線（stripline）、雙帶線（dual-stripline）。下面只說明表面微帶線結(jié)構(gòu)，其它幾種可參考相關(guān)資料。表面微帶線模型結(jié)構(gòu)如圖2所示?！　0的計(jì)算公式如下：　　對于差分信號，其特性阻抗Zdiff修正公式如下：　　公式中：　　——PCB基材的介電常數(shù)；　　b——PCB傳輸導(dǎo)線線寬；　　d1——PCB傳輸導(dǎo)線線厚；

3、　　d2——PCB介質(zhì)層厚度；　　D——差分線對線邊沿之間的線距。　　從公式中可以看出，特性阻抗主要由、b、d1、d2決定。通過控制以上4個(gè)參數(shù)，可以得到相應(yīng)的特性阻抗。2信號完整性（SI）　　SI是指信號在電路中以正確的時(shí)序和電壓作出響應(yīng)的能力。如果電路中的信號能夠以要求的時(shí)序、持續(xù)時(shí)間和電壓幅度到達(dá)IC，則該電路具有較好的信號完整性。反之，當(dāng)信號不能正常響應(yīng)時(shí)，就出現(xiàn)了信號完整性問題。從廣義上講，信號完整性問題主要表現(xiàn)為5個(gè)方面：延遲、反射、串?dāng)_、同步切換噪聲和電磁兼容性。　　延遲是指信號在PCB板的導(dǎo)線上以有限的速度傳輸，信號從發(fā)送端發(fā)出到達(dá)接收端，其間存在一個(gè)

4、傳輸延遲。信號的延遲會對系統(tǒng)的時(shí)序產(chǎn)生影響。在高速數(shù)字系統(tǒng)中，傳輸延遲主要取決于導(dǎo)線的長度和導(dǎo)線周圍介質(zhì)的介電常數(shù)。　　當(dāng)PCB板上導(dǎo)線(高速數(shù)字系統(tǒng)中稱為傳輸線)的特征阻抗與負(fù)載阻抗不匹配時(shí)，信號到達(dá)接收端后有一部分能量將沿著傳輸線反射回去，使信號波形發(fā)生畸變，甚至出現(xiàn)信號的過沖和下沖。如果信號在傳輸線上來回反射，就會產(chǎn)生振鈴和環(huán)繞振蕩。　　由于PCB板上的任何兩個(gè)器件或?qū)Ь€之間都存在互容和互感，因此，當(dāng)一個(gè)器件或一根導(dǎo)線上的信號發(fā)生變化時(shí)，其變化會通過互容和互感影響其它器件或?qū)Ь€，即串?dāng)_。串?dāng)_的強(qiáng)度取決于器件及導(dǎo)線的幾何尺寸和相互距離?！　⌒盘栙|(zhì)量表現(xiàn)為幾個(gè)方面。

5、對于大家熟知的頻率、周期、占空比、過沖、振鈴、上升時(shí)間、下降時(shí)間等，在此就不作詳細(xì)介紹了。下面主要介紹幾個(gè)重要概念?！　、俑唠娖綍r(shí)間（hightime），指在一個(gè)正脈沖中高于Vih_min部分的時(shí)間。　?、诘碗娖綍r(shí)間（lowtime），指在一個(gè)負(fù)脈沖中低于Vil_max部分的時(shí)間，如圖3所示?！　、劢r(shí)間（setuptime），指一個(gè)輸入信號（inputsignal）在參考信號（referencesignal）到達(dá)指定的轉(zhuǎn)換前必須保持穩(wěn)定的最短時(shí)間。　?、鼙３謺r(shí)間（holdtime），是數(shù)據(jù)在參考引腳經(jīng)過指定的轉(zhuǎn)換后，必須穩(wěn)定的最短時(shí)間，如圖4所示。　?、萁r(shí)間裕

6、量（setupargin），指所設(shè)計(jì)系統(tǒng)的建立時(shí)間與接收端芯片所要求的最小建立時(shí)間的差值?！　、薇３謺r(shí)間裕量（holdargin），指所設(shè)計(jì)系統(tǒng)的保持時(shí)間與接收端芯片所要求的最小保持時(shí)間之間的差值。　?、邥r(shí)鐘偏移（clockskew），指不同的接收設(shè)備接收到同一時(shí)鐘驅(qū)動輸出之間的時(shí)間差?！　、郥co（timeclocktooutput，時(shí)鐘延遲），是一個(gè)定義包括一切設(shè)備延遲的參數(shù)，即Tco=內(nèi)部邏輯延遲（internallogicdelay）+緩沖器延遲（bufferdelay）?！　、嶙畲蠼?jīng)歷時(shí)間（Tflightmax），即finalswitchdelay，指在上升

7、沿，到達(dá)高閾值電壓的時(shí)間，并保持高電平之上，減去驅(qū)動所需的緩沖延遲。　?、庾钚〗?jīng)歷時(shí)間（Tflightmin），即firstsettledelay，指在上升沿，到達(dá)低閾值電壓的時(shí)間，減去驅(qū)動所需的緩沖延遲?！　r(shí)鐘抖動（clockjitter），是由每個(gè)時(shí)鐘周期之間不穩(wěn)定性抖動而引起的。一般由于PLL在時(shí)鐘驅(qū)動時(shí)的不穩(wěn)定性引起，同時(shí)，時(shí)鐘抖動引起了有效時(shí)鐘周期的減小?！　〈?dāng)_（crosstalk）。鄰近的兩根信號線，當(dāng)其中的一根信號線上的電流變化時(shí)（稱為aggressor，攻擊者），由于感應(yīng)電流的影響，另外一根信號線上的電流也將引起變化（稱為vict