第7課 veriloghdl語言基礎(chǔ)

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1、·29·第7章總線及總線互連結(jié)構(gòu)第7章VerilogHDL語言基礎(chǔ)7.1VerilogHDL設(shè)計初步VerilogHDL是一種硬件描述語言，主要用于從行為級、寄存器級（RTL級）、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象既可以是簡單的門，也可以是完整的電子數(shù)字系統(tǒng)。除此而外，還可用VerilogHDL進(jìn)行仿真驗證、時序分析和邏輯綜合等。7.1.1VerilogHDL設(shè)計流程簡介運用VerilogHDL設(shè)計系統(tǒng)一般采用自頂向下分層設(shè)計的方法。首先從系統(tǒng)設(shè)計入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計，并用硬件描述語言對高層次的系統(tǒng)行為進(jìn)行描述所謂行

2、為描述，就是對整個系統(tǒng)的數(shù)學(xué)模型描述，行為描述的目的是意圖通過行為仿真來發(fā)現(xiàn)設(shè)計中存在的問題。在系統(tǒng)設(shè)計的基礎(chǔ)上，進(jìn)行各個功能模塊的設(shè)計，以保證能夠正確地實現(xiàn)模塊所要求的邏輯功能。這種功能級的設(shè)計也是要通過硬件描述語言來完成的，主要是要求正確地描述模塊的功能和邏輯關(guān)系，但不考慮邏輯關(guān)系的具體實現(xiàn)。在完成功能設(shè)計后，通過相應(yīng)軟件對設(shè)計進(jìn)行邏輯模擬，以驗證設(shè)計在功能上是否正確，若發(fā)現(xiàn)有問題應(yīng)修改設(shè)計。由于這種邏輯模擬是高層次的系統(tǒng)仿真，所以這一仿真層次的許多Verilog語句不能被綜合器所接受，必須將行為方式描述的Verilog語言程序改寫為數(shù)據(jù)流方式（即RTL級）描述的V

3、erilog語言程序，為下一步的邏輯綜合作準(zhǔn)備。所謂邏輯綜合是指將高層次的設(shè)計描述自動轉(zhuǎn)化為低層次的設(shè)計描述，即將RTL級描述轉(zhuǎn)化為邏輯門級描述，其結(jié)果相當(dāng)于根據(jù)系統(tǒng)要求畫出了系統(tǒng)的邏輯電路圖。綜合后的結(jié)果可為硬件系統(tǒng)所接受，具有硬件系統(tǒng)可實現(xiàn)性。邏輯綜合后必須利用適配器將綜合后的網(wǎng)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，也就是通常所說的布局布線設(shè)計。在布局布線完成之后，一般還要針對設(shè)計的結(jié)果再進(jìn)行一次時序仿真。如果以上所有過程都完成了，就可通過編程器或下載電纜將設(shè)計文件載入目標(biāo)芯片F(xiàn)PGA或CPLD中。7.1.2VerilogHDL語言與C語言的比較·29·第7

4、章總線及總線互連結(jié)構(gòu)Verilog語言是在C語言的基礎(chǔ)上發(fā)展而來的。從語法結(jié)構(gòu)上看，Verilog語言與C語言有許多相似之處，繼承和借鑒了C語言的許多語法結(jié)構(gòu)。在表7.1中我們給出常用C語言與Verilog相對應(yīng)的關(guān)鍵字、控制結(jié)構(gòu)和運算符的比較。表7.1C語言Verilog語言C語言Verilog語言功能functionmodule,function++加if-then-elseif-then-else--減forfor**乘whilewhile//除casecase%%取模breakbreak??！邏輯非definedefine&&&&邏輯與printfprintf;;

5、邏輯或intint>>大于{，}begin，end<<小于>=>=大于等于<=<=小于等于====等于!=!=不等于~~取反&&按位與

6、

7、按位或^^按位異或<<<<左移>>>>右移?:?:等同于if-else從表中可以看出，Verilog語言與C語言幾乎完全相同。但是作為一種硬件描述語言，Verilog語言與C語言在使用中還是有著本質(zhì)的區(qū)別的：C語言是一行一行依次執(zhí)行的，屬于順序結(jié)構(gòu)；而Verilog語言是用語言的方式去描述物理電路的行為，在任何時刻，只要接通電源，所有電路都同時工作，因此，雖然程序語句是順序編寫的，但一旦綜合成硬件電路后，各部分電路可以在同一時刻同時運

8、行，屬于并行結(jié)構(gòu)。C語言的函數(shù)調(diào)用與Verilog中的模塊調(diào)用也有區(qū)別，C語言調(diào)用函數(shù)是沒有延遲特性的，一個函數(shù)是惟一確定的，對同一個函數(shù)的不同調(diào)用是一樣的。而Verilog中對模塊的不同調(diào)用是不同的，即使調(diào)用的是同一模塊，也必須用不同的名字來指定。7.1.3基本的VerilogHDL模塊模塊是Verilog的基本描述單元，掌握了模塊的概念對學(xué)習(xí)Verilog語言至關(guān)重要。模塊代表硬件上的邏輯實體，其范圍可以從簡單的門到整個大的系統(tǒng)，比如一個加法器，一個存儲子系統(tǒng)，一個微處理器等?！?9·第7章總線及總線互連結(jié)構(gòu)在Verilog語言中，首先要做的就是模塊定義?！澳K”（

9、module）是Verilog程序的基本設(shè)計單元。下面以圖7.1為例來說明模塊的結(jié)構(gòu)。圖7.1兩輸入與門模塊用Verilog語言對兩輸入與門的描述：/*AND2*/moduleAND2(A，B，F(xiàn))；//模塊名為AND2inputA，B；//輸入信號定義outputF；//輸出信號定義andU1(F，A，B)；//調(diào)用門元件endmodule將上面的Verilog程序與原理圖對照，可以對Verilog程序模塊有一個比較直觀的認(rèn)識。Verilog模塊結(jié)構(gòu)完全嵌在module和endmodule關(guān)鍵字之間，每個Verilog程序包括4個主要部