vhdl上機(jī)手冊(基于xilinx ise & modelsim)[2]

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1、VHDL上機(jī)手冊（基于XilinxISE&ModelSim）___________________________________________________1ISE軟件的運行及ModelSim的配置2創(chuàng)建一個新工程3創(chuàng)建一個VHDL源文件框架4利用計數(shù)器模板向?qū)稍O(shè)計*5仿真6創(chuàng)建Testbench波形源文件7設(shè)置輸入仿真波形*8調(diào)用ModelSim進(jìn)行仿真簡介9調(diào)用ModelSim進(jìn)行行為仿真（SimulateBehavioralModel）10轉(zhuǎn)換后仿真（SimulatePose-TranslateVHDLModel）11調(diào)用ModelSim進(jìn)行映射后仿真（Simul

2、atePost-MapVHDLModel）12布局布線后的仿真（SimulatePost-Place&RouteVHDLModel）___________________________________________________19VHDL上機(jī)手冊（基于XilinxISE&ModelSim）1.ISE軟件的運行及ModelSim的配置單擊“開始->程序->XilinxISE6->ProjectNavigator”，進(jìn)入ISE軟件。為了能夠使用ModelSim進(jìn)行仿真，選擇菜單Edit->Preferences…,選擇選項卡PartnerTools，出現(xiàn)界面如圖1所示。單擊按

3、鈕找出ModelSim.exe文件，單擊“確定”。需要注意的是這方面的設(shè)置與以前ISE版本不同，在ISE4.2中設(shè)置是這樣的。但在ISE5.1以及ISE5.2中是指定ModelSim.exe文件所在的目錄，而ISE6.1的設(shè)置與ISE4.2的設(shè)置相同。單擊“確定”關(guān)閉該窗口，關(guān)閉ISE（這一步非常重要，否則可能不能在ISE中調(diào)用ModelSim進(jìn)行仿真），再重新進(jìn)入ISE既可用調(diào)用ModelSim對設(shè)計進(jìn)行仿真了。圖1第三方工具設(shè)置窗口192創(chuàng)建一個新工程Step1.單擊“開始->程序->XilinxISE6->ProjectNavigator”，進(jìn)入ISE軟件。Step2.選擇

4、File->NewProject…，出現(xiàn)如圖2所示的窗口。這個窗口與以前版本的差別較大，以前的版本出現(xiàn)的窗口中可以直接選取器件類型、封裝、門數(shù)、速度等級等信息。而在ISE6.1中需要單擊“下一步”才能看到這些設(shè)置信息。在本例中，我們先選擇工程存放的路徑，然后輸入工程名稱。系統(tǒng)自動為每一個工程設(shè)定一個目錄，目錄名為工程名。再選擇頂層模塊類型為HDL。圖2新工程項對話框（其他幾種類型說明如下：Schematic為原理圖輸入類型，類似于我們制作PCB原理圖時的情況，可以從庫中選取器件，也可以用HDL語言來生成器件，在后續(xù)章節(jié)會介紹原理圖為設(shè)計輸入的情況；EDIF為網(wǎng)表輸入類型，EDIF

5、是ElectronicDataInterchangeFormat的縮寫，是一種描述設(shè)計網(wǎng)表的標(biāo)準(zhǔn)的工業(yè)文件格式，可以由第三方工具生成，在ISE中可以將其作為一種標(biāo)準(zhǔn)的輸入格式。NGC文件是一種包含了邏輯設(shè)計數(shù)據(jù)和約束的網(wǎng)表，所謂約束是指FPGA設(shè)計中的一些特定的要求，例如，我們分配設(shè)計中的信號到具體的管腳時，需要一個文件來指定如何分配，這就是一種約束文件，由于NGC19網(wǎng)表包含了設(shè)計和約束，因此一個文件足夠描述一個設(shè)計了。NGC/NGO和EDIF都可以在ISE外由其他綜合工具生成也可由ISE生成。如果我們需要用ISE作為設(shè)計輸入，需要選擇Schematic或HDL作為頂層模塊類型

6、；如果已經(jīng)完成的設(shè)計文件為ABEL、Verilog或VHDL，應(yīng)選擇HDL為頂層模塊類型；如果已經(jīng)完成的設(shè)計文件為原理圖，這里應(yīng)該選擇Schematic作為頂層模塊類型。）Step3.單擊“下一步”，出現(xiàn)如圖3所示的窗口，在該窗口中來選擇設(shè)計實現(xiàn)時所用的器件。在包含F(xiàn)PGA的PCB板子做出來以前，我們選擇不同類型的FPGA進(jìn)行測試，看看FPGA的資源是否夠用，在PCB板子做出來以后，我們在這里的選擇與PCB板上的FPGA必須一致。否則生成的下載文件無法配置到FPGA中。此處若選擇錯了，也沒有關(guān)系，因為后面可以隨時修改這些設(shè)置。其中DeviceFamily表示目標(biāo)器件的類型；Dev

7、ice表示目標(biāo)器件的具體型號；Package表示器件的封裝；SpeedGrade表示器件的速度等級。這里我們選擇器件為Spartan2E，xc2s100，tq144，-6。其中xc2s100中的100表示器件為10萬門，tq144表示器件有144個管腳。圖3設(shè)置工程所用的器件參數(shù)Step4.因為這里我們重新編寫VHDL源代碼，而不是使用以前設(shè)計好的源代碼，故再單擊“下一步”，“下一步”，單擊“完成”，工程創(chuàng)建完畢。Step5.這時的界面如圖419所示，這里需要關(guān)注的是界面左上角出