modelsim仿真詳細(xì)過(guò)程

《modelsim仿真詳細(xì)過(guò)程》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫(kù)。

1、由于我們只需要了解仿真的完整過(guò)程，所以不需要自己寫(xiě)源文件和測(cè)試文件（也稱(chēng)為testbench）。一下就是簡(jiǎn)單的源文件和測(cè)試文件（親自測(cè)試過(guò)）。//源文件modulecompare(equal,a,b);inputa,b;outputequal;assignequal=(a==b)?1:0;endmodule//測(cè)試文件`timescale1ns/1ns`include"./compare.v"modulecomparetest;rega,b;wireequal;initialbegina=0;b=0;#100a=0;b=1;#100a=1;b=1;#100a=1;

2、b=0;#100$stop;endcomparecompare1(.equal(equal),.a(a),.b(b));endmodule有了源文件和測(cè)試文件下面就開(kāi)始用modelsim進(jìn)行仿真了。步驟一：新建工程和.v文件（也就是源文件和測(cè)試文件）打開(kāi)modelsim軟件，點(diǎn)擊file，選擇new—>project然后就會(huì)彈出下面窗口：然后在projectname那一欄寫(xiě)上工程名（隨便去，一般是字母），在projectlocation選擇工程路徑（路徑最好沒(méi)有中文，聽(tīng)說(shuō)的），然后點(diǎn)OK。進(jìn)入下個(gè)界面：然后點(diǎn)擊小框里面的“createnewfile”.彈出界面：在

3、filename中寫(xiě)下源文件名，由于這是比較兩數(shù)的大小，我取為：compare。在“addfileastype”中選擇verilog，點(diǎn)OK，然后有：雙擊compare.v文件會(huì)彈出編譯窗口：復(fù)制上面源文件代碼，粘貼到上圖右邊窗口里面。然后點(diǎn)擊保存圖標(biāo)，然后再新建測(cè)試文件。點(diǎn)擊下圖的新建文件圖標(biāo)。過(guò)程如同上。你會(huì)看見(jiàn)下圖的兩個(gè).v文件。步驟二：編譯文件在添加文件在已建的工程后，兩個(gè)文件的status都是問(wèn)號(hào)，編譯后就變成勾。具體步驟為：點(diǎn)擊compileall圖標(biāo)就可以了。步驟三：仿真，添加波形選中compare.v文件，點(diǎn)擊仿真圖標(biāo)如下圖：接著會(huì)彈出界面：選中c

4、omparetest，點(diǎn)擊OK，有：選中compare1右擊鼠標(biāo)，選擇add，繼續(xù)選擇ToWave.,我用的是10.0a版本，還要選擇allitemsinregion.然后就有界面：點(diǎn)擊run圖標(biāo)就會(huì)出現(xiàn)仿真波形。