【matlab代做】心血管疾病論文

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1、第四章心電監(jiān)護(hù)系統(tǒng)FPGA設(shè)計(jì)與實(shí)現(xiàn)百度搜索mat7lab4.1FPGA開發(fā)流程4.1.1FPGA開發(fā)工具開發(fā)Altera公司的可編程邏輯器件有兩種軟件，QuartusII和MAX+PLUSII。本設(shè)計(jì)采用QuartusII開發(fā)軟件，其提供了一種與結(jié)構(gòu)無關(guān)的全集成化設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能對Altera的各種產(chǎn)品系列方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。QuartusII開發(fā)系統(tǒng)具有強(qiáng)大的處理能力和高度的靈活性，它的優(yōu)點(diǎn)主要有：·與結(jié)構(gòu)無關(guān):QuartusII系統(tǒng)的編譯程序，支持Altera全部系列的PLD產(chǎn)品，提供與結(jié)構(gòu)無關(guān)的設(shè)計(jì)開發(fā)環(huán)境，具有強(qiáng)大的邏輯綜合與

2、優(yōu)化功能?！ざ嗥脚_(tái)：QuartusII可在基于PC機(jī)的WINDOWS或WINDOWSNT環(huán)境下以及多種工作站的XWINDOWS環(huán)境下運(yùn)行?！と苫篞uartusII的設(shè)計(jì)輸入、邏輯綜合、布局布線、仿真校驗(yàn)和編程下載等功能都全部集成在統(tǒng)一的開發(fā)環(huán)境下，可以加快動(dòng)態(tài)開發(fā)和調(diào)試，縮短開發(fā)周期。并且在QuartusII軟件中還集成了SignalTapII邏輯分析儀，在系統(tǒng)調(diào)試過程中可以實(shí)時(shí)的監(jiān)控FPGA中各觀測信號(hào)的變化（包括虛擬引腳上的信號(hào)），從而給調(diào)試過程帶來了極大的方便?！び布枋稣Z言(HDL)：QuartusII支持各種HDL輸入選項(xiàng)，包括VHDL,Ver

3、ilogHDL和Altera的硬件描述語言AHDL?！へS富的設(shè)計(jì)庫：QuartusII提供豐富的庫單元供設(shè)計(jì)者調(diào)用，其中包括各類常用的基本數(shù)字器件，以及參數(shù)化的宏單元模塊(MegaFunction)。并且可以通過加載Altera的MegaCore軟件包來在QuartusII中加載IPCore資源，從而引入像FFT，PCI，F(xiàn)IR等這樣的IP軟核。這些模塊都可以通過QuartusII中的MegaWizard來加以編程和設(shè)計(jì)，根據(jù)我們的具體需要來實(shí)現(xiàn)其相應(yīng)的功能。調(diào)用這些庫單元進(jìn)行設(shè)計(jì)，可以大大減輕設(shè)計(jì)工作量，設(shè)計(jì)周期成倍縮短。·開放的界面：QuartusII提供

4、標(biāo)準(zhǔn)的接口，可以與其它第三方工業(yè)標(biāo)準(zhǔn)的EDA軟件協(xié)同使用。設(shè)計(jì)者可以使用其它的EDA軟件工具進(jìn)行設(shè)計(jì)輸入，再利用QuartusII進(jìn)行編譯處理，并使用其它EDA工具進(jìn)行器件和板級(jí)仿真。在本系統(tǒng)設(shè)計(jì)中，采用了國際上通用的VHDL語言對某些具有特定功能的邏輯模塊進(jìn)行設(shè)計(jì)。VHDL（VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage)，即甚高速集成電路硬件描述語言己經(jīng)成為一個(gè)電子電路和系統(tǒng)的描述、建模、綜合的工業(yè)標(biāo)準(zhǔn)。它具有強(qiáng)大的語言結(jié)構(gòu)，可以用簡潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)。它具有多層次的

5、設(shè)計(jì)描述功能，支持設(shè)計(jì)庫和可重復(fù)使用元件的生成。第19頁共19頁4.1.2FPGA開發(fā)流程可編程邏輯器件的設(shè)計(jì)是指利用EDA開發(fā)軟件和編程工具對器件進(jìn)行開發(fā)的過程。高密度復(fù)雜可編程邏輯器件（如FPGA）的設(shè)計(jì)流程如圖5-1所示。它包括設(shè)計(jì)準(zhǔn)備，設(shè)計(jì)輸入，功能仿真，設(shè)計(jì)處理，時(shí)序仿真和器件編程及下載等七個(gè)步驟。圖4-1可編程邏輯器件設(shè)計(jì)流程·設(shè)計(jì)準(zhǔn)備在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行方案論證、系統(tǒng)設(shè)計(jì)和器件選擇等準(zhǔn)備工作。設(shè)計(jì)人員根據(jù)任務(wù)要求，如系統(tǒng)的功能和復(fù)雜度，對工作速度和器件本身的資源、成本及連線的可布性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案和合適的器件類型。一般采用

6、自上而下的設(shè)計(jì)方法，也可采用傳統(tǒng)的自下而上的設(shè)計(jì)方法?！ぴO(shè)計(jì)輸入設(shè)計(jì)人員將所設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并送入計(jì)算機(jī)的過程成為設(shè)計(jì)輸入。設(shè)計(jì)輸入通常有以下幾種形式。原理圖輸入方式：原理圖輸入方式是一種最直接的設(shè)計(jì)描述方式，要設(shè)計(jì)什么，就從軟件系統(tǒng)提供的元件庫中調(diào)出來，以需要的連接方式畫出原理圖。這樣比較符合人們的設(shè)計(jì)習(xí)慣。這種方式要求設(shè)計(jì)人員有豐富的電路知識(shí)及對FPGA的功能和結(jié)構(gòu)比較熟悉。其主要優(yōu)點(diǎn)是容易實(shí)現(xiàn)仿真，便于信號(hào)的觀察和電路的調(diào)整以及模塊的組合；缺點(diǎn)是效率低，特別是產(chǎn)品有所改動(dòng)，需要選用另外一個(gè)公司的FPGA器件時(shí)，就需要重新

7、輸入原理圖，而采用硬件描述語言輸入方式就不存在這個(gè)問題。硬件描述語言輸入方式：第19頁共19頁硬件描述語言是用文本方式描述設(shè)計(jì)，它分為普通硬件描述語言和行為描述語言。普通硬件描述語言有ABEL、CUR和LFM等，它們支持邏輯方程、真值表、狀態(tài)機(jī)等邏輯表達(dá)方式，主要用于簡單PLD的設(shè)計(jì)輸入。行為描述語言是目前常用的高層硬件描述語言，主要有VHDL和VerilogHDL兩個(gè)IEEE標(biāo)準(zhǔn)。其突出優(yōu)點(diǎn)有：語言與工藝的無關(guān)性，可以使設(shè)計(jì)人員在系統(tǒng)設(shè)計(jì)、邏輯驗(yàn)證階段便于確立方案的可行性；語言的公開可利用性，便于實(shí)現(xiàn)大規(guī)模系統(tǒng)的設(shè)計(jì)；具有很強(qiáng)的邏輯描述和仿真功能，而且輸入效

8、率高，在不同的設(shè)計(jì)輸入庫之間的轉(zhuǎn)換非常