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1、EDA課程設(shè)計報告課程：EDA技術(shù)實用教程學(xué)院：電子與信息工程學(xué)院班級：姓名：學(xué)號：教師：完成日期：2013.01.024949目錄實驗一、3-8譯碼器的仿真5實驗二、2選一多路選擇器8實驗三、十進(jìn)制計數(shù)器10實驗四、四選一多路選擇器14實驗五、ADC0809采樣狀態(tài)機(jī)20實驗六、11010011序列檢測23實驗七、兩個8位乘8位的有符號數(shù)乘法器25實驗八、全加器27實驗九、LPM_COUNTER計數(shù)模塊29實驗十、LPM_COUNTER計數(shù)模塊例化31實驗十一、LPM隨機(jī)存儲器的設(shè)置和調(diào)用33實驗十二、LPM_ROM的定制和使
2、36實驗十三、FIFO定制38實驗十四、LPM嵌入式鎖相環(huán)調(diào)用39實驗十五、NCO核數(shù)控振蕩器使用方法40實驗十六、使用IPCORE設(shè)計FIR濾波器42實驗十七、數(shù)字時鐘43實驗十八、交通燈474949實驗一、3-8譯碼器的仿真一：實驗名稱：3-8譯碼器仿真二：實驗要求：熟悉對max+plusⅡ10.0的使用，并且能簡單的使用進(jìn)行3-8譯碼器的仿真和論證。三：實驗步驟：1：使用max+plusⅡ10.0軟件，設(shè)計3-8譯碼器的實驗原理圖如下所示：圖1實驗原理圖2：波形的仿真與分析啟動max+plusⅡ10.0Waveforme
3、ditor菜單，進(jìn)入波形編輯窗口，選擇欲仿真的所有IO管腳。如下圖所示：49圖2波形編輯為輸入端口添加激勵波形，使用時鐘信號。選擇初始電平為“0”，時鐘周期倍數(shù)為“1”。添加完后，波形圖如下所示：圖3添加激勵后的波形打開max+plusⅡ10.0Simulator菜單，確定仿真時間，單擊Start開始仿真，如下圖所示：49圖4仿真過程圖5仿真結(jié)果四：實驗結(jié)論：使用max+plusⅡ10.0能很好的完成很多電路的仿真與工作。49實驗二、2選一多路選擇器一、原理圖設(shè)計輸入法圖一2選1多路選擇器結(jié)構(gòu)體圖二電路編譯結(jié)果圖三波形仿真由
4、波形圖可知：當(dāng)a、b兩個輸入口分別輸入不同頻率信號時，針對選通控制端s上所加的不同電平，輸出端y將有對應(yīng)不同信號輸出。例如當(dāng)s為低電平時，y口輸出了來自a端的較高頻率的時鐘信號；反之，即當(dāng)s為高電平時，y口輸出了來自b端的較低頻率的時鐘信號。二、文本設(shè)計輸入（VHDL）法49圖四2選1多路選擇器（VHDL）圖五2選1多路選擇器（VHDL）波形圖圖六2選1多路選擇器（VHDL）引腳分布圖49實驗三、十進(jìn)制計數(shù)器一、VHDL程序libraryieee;useieee.std_logic_1164.all;useieee.std_lo
5、gic_UNSIGNED.all;entityCNT10isport(CLK,RST,EN,LOAD:INSTD_LOGIC;DATA:INSTD_LOGIC_VECTOR(3DOwNTO0);DOUT:outstd_logic_vector(3DOWNTO0);COUT:OUTSTD_LOGIC);ENdentityCNT10;ARCHITECTUREbehavofCNT10ISBEGINPROCESS(CLK,RST,EN,LOAD)variableQ:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRS
6、T='0'THENQ:=(OTHERS=>'0');ELSIFCLK'EVENTANDCLK='1'THENIFEN='1'THENIF(LOAD='0')THENQ:=DATA;ELSEIFQ<9THENQ:=Q+1;ELSEQ:=(OTHERS=>'0');ENDIF;ENDIF;ENDIF;ENDIF;IFQ="1001"THENCOUT<='1';elseCOUT<='0';ENDIF;49DOUT<=Q;ENDPROCESS;ENDbehav;它是一個帶有異步復(fù)位和同步加載功能的十進(jìn)制加法計數(shù)器。二、編譯報告Compi
7、lationReport_flowsumamySimulationRepoet_simutlaionwaveformcnt10.vwf49由圖可知，（1）當(dāng)計數(shù)使能EN為高電平時允許計數(shù)；RST低電平時計數(shù)器被清零。（2）由于LOAD是同步加載控制信號，其第一個負(fù)脈沖恰好在CLK的上升沿處，故將5加載于計數(shù)到9，出現(xiàn)了第一個進(jìn)位脈沖。由于LOAD第二個負(fù)脈沖未在CLK上升沿處，故沒有發(fā)生加載操作，而第3、4個負(fù)脈沖都出現(xiàn)了加載操作；（3）當(dāng)計數(shù)器每次計到9時，輸出為高電平，而且計數(shù)器又從0開始重新計數(shù)三、RTL圖49四、symb
8、olcnt10.bdf49實驗四、四選一多路選擇器一、用IF_THEN語句實現(xiàn)4選1多路選擇器圖一用IF_THEN語句實現(xiàn)4選1多路選擇器文本設(shè)計輸入圖二程序運(yùn)行編譯結(jié)果49圖三四選一多路選擇器的電路仿真波形圖由上圖可知：當(dāng)sel=11時，y=intput3；當(dāng)
