jtag引腳定義與各種jtag引腳序號(hào)與引腳名對(duì)應(yīng)關(guān)系

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1、JTAG的引腳定義與各種JTAG的引腳序號(hào)與引腳名的對(duì)應(yīng)關(guān)系?JTAG有10pin的、14pin的和20pin的，盡管引腳數(shù)和引腳的排列順序不同，但是其中有一些引腳是一樣的，各個(gè)引腳的定義如下。一、引腳定義??TestClockInput(TCK)-----強(qiáng)制要求1TCK在IEEE1149.1標(biāo)準(zhǔn)里是強(qiáng)制要求的。TCK為T(mén)AP的操作提供了一個(gè)獨(dú)立的、基本的時(shí)鐘信號(hào)，TAP的所有操作都是通過(guò)這個(gè)時(shí)鐘信號(hào)來(lái)驅(qū)動(dòng)的。??TestModeSelectionInput(TMS)-----強(qiáng)制要求2TMS信號(hào)在

2、TCK的上升沿有效。TMS在IEEE1149.1標(biāo)準(zhǔn)里是強(qiáng)制要求的。TMS信號(hào)用來(lái)控制TAP狀態(tài)機(jī)的轉(zhuǎn)換。通過(guò)TMS信號(hào)，可以控制TAP在不同的狀態(tài)間相互轉(zhuǎn)換。??TestDataInput(TDI)-----強(qiáng)制要求3TDI在IEEE1149.1標(biāo)準(zhǔn)里是強(qiáng)制要求的。TDI是數(shù)據(jù)輸入的接口。所有要輸入到特定寄存器的數(shù)據(jù)都是通過(guò)TDI接口一位一位串行輸入的（由TCK驅(qū)動(dòng)）。??TestDataOutput(TDO)-----強(qiáng)制要求4TDO在IEEE1149.1標(biāo)準(zhǔn)里是強(qiáng)制要求的。TDO是數(shù)據(jù)輸出的接口

3、。所有要從特定的寄存器中輸出的數(shù)據(jù)都是通過(guò)TDO接口一位一位串行輸出的（由TCK驅(qū)動(dòng)）。??TestResetInput(TRST)----可選項(xiàng)1這個(gè)信號(hào)接口在IEEE1149.1標(biāo)準(zhǔn)里是可選的，并不是強(qiáng)制要求的。TRST可以用來(lái)對(duì)TAPController進(jìn)行復(fù)位（初始化）。因?yàn)橥ㄟ^(guò)TMS也可以對(duì)TAPControll進(jìn)行復(fù)位（初始化）。所以有四線JTAG與五線JTAG之分。??(VTREF)-----強(qiáng)制要求5?????接口信號(hào)電平參考電壓一般直接連接Vsupply。這個(gè)可以用來(lái)確定ARM的JT

4、AG接口使用的邏輯電平（比如3.3V還是5.0V?）??ReturnTestClock(RTCK)----可選項(xiàng)2可選項(xiàng)，由目標(biāo)端反饋給仿真器的時(shí)鐘信號(hào),用來(lái)同步TCK信號(hào)的產(chǎn)生,不使用時(shí)直接接地。??SystemReset(nSRST)----可選項(xiàng)3可選項(xiàng),與目標(biāo)板上的系統(tǒng)復(fù)位信號(hào)相連,可以直接對(duì)目標(biāo)系統(tǒng)復(fù)位。同時(shí)可以檢測(cè)目標(biāo)系統(tǒng)的復(fù)位情況，為了防止誤觸發(fā)應(yīng)在目標(biāo)端加上適當(dāng)?shù)纳侠娮琛??USERIN用戶自定義輸入?？梢越拥揭粋€(gè)IO上，用來(lái)接受上位機(jī)的控制。??USEROUT用戶自定義輸出?？梢越?/p>

5、到一個(gè)IO上，用來(lái)向上位機(jī)的反饋一個(gè)狀態(tài)由于JTAG經(jīng)常使用排線連接，為了增強(qiáng)抗干擾能力，在每條信號(hào)線間加上地線就出現(xiàn)了這種20針的接口。但事實(shí)上，RTCK、USERIN、USEROUT一般都不使用，于是還有一種14針的接口。對(duì)于實(shí)際開(kāi)發(fā)應(yīng)用來(lái)說(shuō)，由于實(shí)驗(yàn)室電源穩(wěn)定，電磁環(huán)境較好，干擾不大。?二、20pin、14pin及10pinJTAG的引腳名稱與序號(hào)對(duì)應(yīng)關(guān)系最初制定的20腳的Jtag頭，管腳序號(hào)與信號(hào)的對(duì)應(yīng)關(guān)系如下：值得注意的是，不同的IC公司會(huì)自己定義自家產(chǎn)品專屬的Jtag頭，來(lái)下載或調(diào)試程序。

6、下面是兩大FPGA供應(yīng)商Altera和Xilinx各自下載線的Jtag頭的管腳圖：?????Xilinx的CableIV下載線14腳的Jtag頭管腳圖：???Altera的ByteBlast-II下載線的Jtag頭管腳圖：?????注意：上述貼圖中的JTAG的信號(hào)排列僅代表廠商的做法，不代表所有的廠商都是如此規(guī)定的。嵌入式系統(tǒng)中常用的20pin和10pinJTAG的信號(hào)排列如下：需要說(shuō)明的是，上述Jtag頭的管腳名稱是對(duì)IC而言的。例如TDI腳，表示該腳應(yīng)該與IC上的TDI腳相連，而不是表示數(shù)據(jù)從該腳

7、進(jìn)入downloadcable。