資源描述：
《硬件實驗： 電子時鐘電路圖、主要vhdl程序、波形仿真圖及操作截圖》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫。
1、XX大學(xué)實驗報告【附錄】一、全局電路圖第頁共頁XX大學(xué)實驗報告二、局部電路圖1.計時模塊設(shè)計（1）秒位計時電路如圖2.1.1所示：秒高位秒低位秒低位圖2.1.1秒位計時電路秒高位（2）分位計時電路如圖2.1.2所示：分高位分低位圖2.1.2分位計時電路時高位時低位（3）時位計時電路如圖2.1.3所示：圖2.1.3時位計時電路第頁共頁XX大學(xué)實驗報告2.校時模塊設(shè)計（1）秒位校時電路如圖2.2.1所示：圖2.2.1秒位校時電路（2）分位校時電路如圖2.2.2所示：圖2.2.2分位校時電路（3）時位校時電路如圖2.2.3所示：圖2.2.3時位校時電路3.復(fù)位模塊設(shè)計電
2、路請參看全局電路圖。第頁共頁XX大學(xué)實驗報告4.報時模塊設(shè)計如圖2.4.1所示圖2.4.1整點報時電路5.分頻與譯碼模塊設(shè)計本實驗設(shè)計中，分頻與譯碼模塊由VHDL編程實現(xiàn)，VHDL程序的結(jié)構(gòu)：設(shè)計實體配置庫程序包實體說明結(jié)構(gòu)體1結(jié)構(gòu)體2結(jié)構(gòu)體n…在VHDL程序中，庫用來存放已經(jīng)編譯過的實體說明、結(jié)構(gòu)體、程序包和配置等，它可以作為其他設(shè)計單元的資源。在VHDL程序中，程序包主要用來存放各個設(shè)計實體都能共享的數(shù)據(jù)類型、子程序說明、屬性說明和元件說明等部分。（1）分頻程序及注釋如下：libraryieee;--引用IEEE庫useieee.std_logic_1164.
3、all;--使用STD_LOGIC_1164程序包useieee.std_logic_arith.all;--使用STD_LOGIC_ARUTH程序包useieee.std_logic_unsigned.all;--使用STD_LOGIC_UNSIGNED程序包entitySeparateis--實體Separate說明第頁共頁XX大學(xué)實驗報告port(clk1k:instd_logic;--鏈接模式:名稱clk1k,端口模式IN,數(shù)據(jù)類型STD_LOGICHz1_out:outstd_logic;--鏈接模式:名稱Hz1_out，端口模式OUT,數(shù)據(jù)類型STD_
4、LOGICHz10_out:outstd_logic);--鏈接模式:名稱Hz10_out，端口模式OUT,數(shù)據(jù)類型STD_LOGICendSeparate;architecturefenpofSeparateis--結(jié)構(gòu)體fenp說明signalf10hz:std_logic;--信號說明：信號名f10hz，數(shù)據(jù)類型STD_LOGICsignalf1hz:std_logic;--信號說明：信號名f1hz，數(shù)據(jù)類型STD_LOGICbeginprocess(clk1k)--進(jìn)程語句variablenuma:integerrange0to100;--變量說明：名稱n
5、uma，類型INTEGER，范圍0—100variablenumb:integerrange0to511;--變量說明：名稱numb，類型INTEGER，范圍0—511beginifclk1k'eventandclk1k='1'thenifnuma<250thennuma:=numa+1;elsenuma:=1;f2hz<=notf2hz;endif;ifnumb<500thennumb:=numb+1;elsenumb:=1;f1hz<=notf1hz;endif;endif;Hz1_out<=f1hz;Hz2_out<=f2hz;endprocess;endf
6、enp;所形成的模塊如圖2.4.1所示：圖2.4.1分頻器（2）共陽數(shù)碼管顯示譯碼模塊（BCD—七段碼）程序及注釋如下：libraryieee;--引用IEEE庫useieee.std_logic_1164.all;--使用STD_LOGIC_1164程序包useieee.std_logic_arith.all;--使用STD_LOGIC_ARUTH程序包useieee.std_logic_unsigned.all;--使用STD_LOGIC_UNSIGNED程序包entitydecoderis--實體decoder說明Port(Qa,Qb,Qc,Qd:instd
7、_logic;--鏈接模式:名稱Qa、Qb、Qc、Qd,端口模式IN,--數(shù)據(jù)類型STD_LOGICq3:outstd_logic_vector(6downto0));--鏈接模式:名稱q3[6…0]，端口模式OUT,--數(shù)據(jù)類型STD_LOGIC_VECTORenddecoder;第頁共頁XX大學(xué)實驗報告architectureBehavioralofdecoderis--結(jié)構(gòu)體Behavioral說明SIGNALseg:std_logic_vector(3downto0);--信號說明：信號名seg，數(shù)據(jù)類型STD_LOGIC_VECTORbeginseg<=
8、Qd&Qc
