帶加速網(wǎng)絡(luò)的片上網(wǎng)絡(luò)性能優(yōu)化研究

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1、浙江大學(xué)碩士學(xué)位論文圖目錄圖6．1MGA算法真實(shí)程序?qū)嶒?yàn)數(shù)據(jù)流向圖????????????一78圖6．2PARSEC程序集經(jīng)歸一化后的總體通信代價(jià)?????????78圖6．3PARSEC程序集平均通信距離???????????????79圖6．4PARSEC程序集平均通信延時(shí)???????????????80圖6．5Random、HNCR、ANCR三種算法下片上網(wǎng)絡(luò)平均延時(shí)????84圖6．6Random、HNCR、ANCR三種算法下歸一化后的總體通信代價(jià)?84IV浙江大學(xué)碩士學(xué)位論文表目錄表4．1三種最優(yōu)布局在三種優(yōu)化目標(biāo)下的性能???????????30表4．2Booksim的主要參數(shù)

2、設(shè)置?????????????????．33表4．3三種最優(yōu)布局在各種通信模型下的平均延時(shí)?????????35表4．4三種最優(yōu)布局在各種通信模型下的平均跳數(shù)?????????35表4．5調(diào)整加速性能后三種最優(yōu)布局在三種優(yōu)化目標(biāo)下的性能????36表4．6調(diào)整加速性能后三種最優(yōu)布局在三種優(yōu)化目標(biāo)下的性能????36表4．7調(diào)整加速節(jié)點(diǎn)個(gè)數(shù)后三種最優(yōu)布局在三種優(yōu)化目標(biāo)下的性能??38表4．8不同加速節(jié)點(diǎn)個(gè)數(shù)下平均通信距離?????????????42表4．9不同加速節(jié)點(diǎn)個(gè)數(shù)下平均通信延時(shí)?????????????43表5．1不同路由策略下電片上網(wǎng)絡(luò)和加速網(wǎng)絡(luò)的鏈路總負(fù)載?????58表5．2加

3、速網(wǎng)絡(luò)通信代價(jià)對(duì)整體性能的影響????????????60表6．1PARSEC程序集經(jīng)歸一化后的總體通信代價(jià)?????????79表6．2PARSEC程序集平均通信距離???????????????80表6．3PARSEC程序集平均通信延時(shí)???????????????8lV浙江大學(xué)碩士學(xué)位論文第1章緒論1．1課題背景第1章緒論1．1．1片上網(wǎng)絡(luò)概述隨著半導(dǎo)體工藝和芯片設(shè)計(jì)技術(shù)的高速發(fā)展，單位面積上可集成的晶體管個(gè)數(shù)日漸增加，使現(xiàn)代計(jì)算機(jī)的性能極大地提高了。然而，隨著處理器復(fù)雜程度的增加，芯片的設(shè)計(jì)和驗(yàn)證成本也進(jìn)一步提高，單一處理器頻率的提升速度在近年來(lái)逐步放緩，遇到發(fā)展的瓶頸，無(wú)法滿足日趨

4、增加的計(jì)算機(jī)性能要求。為了解決這一矛盾，業(yè)界逐步引入了多處理器系統(tǒng)作為單處理器系統(tǒng)的替代方案。多處理器系統(tǒng)通過(guò)增加處理器單元的數(shù)量和提高程序的并行度，提升計(jì)算機(jī)系統(tǒng)的性能。多核系統(tǒng)目前在科研、商用、民用領(lǐng)域都已經(jīng)成為發(fā)展的主流。多核系統(tǒng)之所以能起到提升計(jì)算機(jī)系統(tǒng)性能的作用，是因?yàn)樗昧擞?jì)算機(jī)系統(tǒng)的硬件并行性。通過(guò)將一個(gè)任務(wù)劃分為多個(gè)子任務(wù)，在不同的處理器上分別執(zhí)行，可以有效地提高程序的并行性，提升程序的執(zhí)行效率。任務(wù)被劃分為多個(gè)子任務(wù)后，各個(gè)子任務(wù)之間存在數(shù)據(jù)和控制上的依賴性，需要通過(guò)交換信息和數(shù)據(jù)，來(lái)保持任務(wù)的正確性。當(dāng)多核系統(tǒng)中的處理器數(shù)量較少時(shí)，數(shù)據(jù)通信的影響并不明顯。然而，當(dāng)越來(lái)越

5、多的處理器被引入后，通信逐漸成為限制任務(wù)性能的瓶頸。傳統(tǒng)的多處理器通信有以下兩種普遍的解決方案。第一種方案是采用多處理器間互聯(lián)。多處理器互聯(lián)在每一對(duì)處理器之間建立一條通信鏈路。這一方案的優(yōu)點(diǎn)在于，每一對(duì)處理器之間的鏈路都是獨(dú)占的，通信的帶寬和延時(shí)都能得到有效地保障。其問(wèn)題在于，當(dāng)處理器的數(shù)量逐漸增加到一定規(guī)模時(shí)，要在每對(duì)處理器之間建立一條通信鏈路幾乎是不可能的。這不僅涉及到片上多處理器的布局、布線、面積等設(shè)計(jì)問(wèn)題，還涉及到鏈路能耗、通信延時(shí)等性能問(wèn)題。在片上多處理器數(shù)目日益增長(zhǎng)的背景下，這樣的方案并不能讓人浙江大學(xué)碩士學(xué)位論文第l章緒論滿意。另一種方案是采用總線架構(gòu)?？偩€架構(gòu)是多處理器通信的

6、公共通道，采用一組鏈路連接各個(gè)處理器，各個(gè)處理器之間的通信都在同一組鏈路中完成。總線架構(gòu)的優(yōu)點(diǎn)在于，簡(jiǎn)化了硬件的設(shè)計(jì)，使得布線、布局都更為簡(jiǎn)易。于此同時(shí)，總線結(jié)構(gòu)也便于處理器數(shù)量的擴(kuò)展，當(dāng)新增加一個(gè)處理器時(shí)，僅需將該處理器用標(biāo)準(zhǔn)的接口連接到總線上即可，沒(méi)有其他額外的硬件代價(jià)。然而，總線架構(gòu)也存在其問(wèn)題?？偩€所采用的協(xié)議規(guī)定，在任何時(shí)間都只能有一個(gè)處理器向另一個(gè)處理器發(fā)送信息，當(dāng)有多個(gè)處理器需要發(fā)送和接受數(shù)據(jù)時(shí)則必須進(jìn)行仲裁。當(dāng)多處理器之間的通信量較大，或者多處理器數(shù)量增加，同時(shí)產(chǎn)生的數(shù)據(jù)請(qǐng)求增加時(shí)，總線將成為多處理器通信的性能瓶頸。為了解決多核系統(tǒng)中的多處理器通信問(wèn)題，研究人員引入了片上網(wǎng)絡(luò)

7、這一架構(gòu)【1]。片上網(wǎng)絡(luò)借鑒成熟宏網(wǎng)絡(luò)的思想，在芯片內(nèi)部構(gòu)造數(shù)據(jù)傳輸網(wǎng)絡(luò)，多處理器通過(guò)片上網(wǎng)絡(luò)傳輸控制信息和數(shù)據(jù)信息，使得整個(gè)系統(tǒng)的通信分布化。這一架構(gòu)不僅解決了多處理器直接互聯(lián)所遇到的設(shè)計(jì)問(wèn)題和擴(kuò)展問(wèn)題，而且避免了總線架構(gòu)中的性能瓶頸。常見(jiàn)的片上網(wǎng)絡(luò)節(jié)點(diǎn)如圖1．1所示。一個(gè)片上網(wǎng)絡(luò)節(jié)點(diǎn)(Node)，包含一個(gè)處理單元(ProcessElement)、一個(gè)路由器(Router)及其附屬的鏈路。處理單元根據(jù)實(shí)際需