對fpga 加載速度提升的方法研究

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1、對FPGA加載速度提升的方法研究潘吉華(貴州航天天馬機(jī)電科技有限公司,貴州遵義,563000)：由于當(dāng)前FPGA技術(shù)呈現(xiàn)出迅猛發(fā)展的態(tài)勢，這也就會存在更多的繼承FPGA邏輯資源，相應(yīng)也就會存在更大的配置FPGA文件。從這就能夠了解到，在當(dāng)前科學(xué)技術(shù)背景下，相應(yīng)也就會存在更大的高端配置FPGA文件，相應(yīng)也會使得極大的增加加載FPGA時間，導(dǎo)致啟動單板時間縮短，必須提升FPGA加載速度。本文在此背景下，通過對FPGA加載過程的分析，提到方法能夠?qū)PGA加載速度加快，另外憑借相應(yīng)工程實踐實施的證明，借助這一描述方法能夠做到縮減加載速度為優(yōu)化和之前的五分之一以下。關(guān)

2、鍵詞：邏輯資源；FPGA技術(shù)；加載速度StudyonthemethodofloadingspeedofFPGAPanJihua(GuizhouAerospaceTianmaElectromechanicalTechnologyCo.Ltd.GuizhouZunyi563000)Abstract：DuetothecurrentFPGAtechnologyshoenttrend,itoreinheritedFPGAlogicalresources,accordinglytherethiscanbelearned,underthebackgroundofthecur

3、rentscienceandtechnology,thereorehigh-endFPGAconfigurationfile,thecorrespondingakegreatFPGAloadingtimeincreases,resultinginstartsingleboardtimerelationship,itisnecessarytoimprovetheloadingspeedofFPGA.Underthisbackground,thispaper,throughonFPGAloadingprocessanalysis,mentionedmethodca

4、ntoaccelerateFPGAloadingspeed,alsoplementationofproof,ethodcandoreducetheloadspeedoptimizationandbeforeafifthofthefollo14pt0pt;mso-layout-grid-align:none"class=MsoNormal>Key0cm0pt;mso-layout-grid-align:none"class=MsoNormal>根據(jù)當(dāng)前相對來說使用比較廣泛的Xilinx這種FPGA芯片選擇的加載模式往往是SlaveSelectMAP（parall

5、el，x8）配置模式，將這一過程具體化，這也就是憑借著相應(yīng)所具備的CPU當(dāng)中的GPIO模擬localbus總線，從而可以做到有效的讀寫EPLD當(dāng)中的城鄉(xiāng)定義的寄存器，通常EPLD引腳上面映射部分寄存器的Bit，以便能夠讓這些引腳與相關(guān)FPGA配置引腳相連接，針對這樣的情況，這也就能夠憑借著CPU對EPLD的寄存器讀寫，從而可以將相關(guān)FPGA配置引腳進(jìn)行控制，使得滿足配置FPGA的目的。根據(jù)對某個單板實施分析就能夠發(fā)現(xiàn)，其中存在著多塊的FPGA芯片，憑借這種方法的使用加載一塊FPGA，往往從時間上必須達(dá)到三十秒左右的時間，那么如果是加載四塊FPGA的時間則累積達(dá)

6、到兩分鐘以上，要想做到將加載速度提升，這就應(yīng)該做出一系列的分析討論，從而提出三個層次優(yōu)化。1一般方法加載FPGA時序根據(jù)對FPGA實施加載的EPLD寄存器實施控制主要存在著兩種類型，第一種類型是做好數(shù)據(jù)寄存器FPGA_CFGDATA_REG的配置，CPU能夠做到將這一寄存器當(dāng)中寫入所有的配置數(shù)據(jù)，立足于此基礎(chǔ)，這一寄存器的數(shù)值則是在所有配置時鐘的上升寫入FPGA。另外的一個寄存器則是做好寄存器FPGA_CFG_REG的控制配置，在這一寄存器當(dāng)中存在著五個Bits。那么在這一單板當(dāng)中，進(jìn)行FPGA配置數(shù)據(jù)時序的加載則為以下兩步：第一個步驟是通過CPU向FPGA_

7、CFGDATA_REG寫入配置數(shù)據(jù)；第二個步驟則是憑借著三次讀寫FPGA_CFG_REG，以便能夠做到讓FPGA_CFGCLK從低到高再到底的順序?qū)嵤瑢?dǎo)致FPGA_CFGCLK面臨上升沿，這也就會導(dǎo)致相應(yīng)的配置數(shù)據(jù)在FPGA_CFGCLK的上升沿寫入FPGA。。從這就能夠了解到，將一個配置數(shù)據(jù)寫入到FPGA當(dāng)中，這就應(yīng)該讓CPU針對EPLD寄存器執(zhí)行三個讀操作與四個寫操作，其中總共耗費的時間大致是3018ns，型號XC6VLX240T的FPGA配置數(shù)據(jù)為9232444字節(jié)，則加載一塊FPGA時間大約為3018ns*9232444=27.8s。在這里需要值得重

8、點關(guān)注的問題是，全部耗費的時間數(shù)值則是