eda課程設(shè)計(jì)--出租車計(jì)費(fèi)器的設(shè)計(jì)

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1、出租車計(jì)費(fèi)器的設(shè)計(jì)1緒論1.1EDA技術(shù)概論EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。這些器件可以通過軟件編程而對(duì)其硬件

2、結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。1.2硬件描述語言VHDL1.2.1VHDL簡(jiǎn)介VHDL全名Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage,誕生于1982年。VHDL語言是一種用于電路設(shè)計(jì)的高級(jí)語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小

3、的設(shè)計(jì)語言。VHDL翻譯成中文就是超高速集成電路硬件描述語言，主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。目前，它在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)計(jì)ASIC。1.2.2VHDL的流程設(shè)計(jì)從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計(jì)的內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。在設(shè)計(jì)的過程中，對(duì)系統(tǒng)自上而下分成三個(gè)層次進(jìn)行設(shè)計(jì)：第一層次是行為描述。所謂行為描述，實(shí)質(zhì)上就是對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型的描述。一般來說，對(duì)系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計(jì)的初始階段，通

4、過對(duì)系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設(shè)計(jì)中存在的問題。在行為描述階段，并不真正考慮其實(shí)際的操作和算法用何種方法來實(shí)現(xiàn)，而是考慮系統(tǒng)的結(jié)構(gòu)及其工作的過程是否能到達(dá)系統(tǒng)設(shè)計(jì)的要求。第50頁共50頁出租車計(jì)費(fèi)器的設(shè)計(jì)第二層次是RTL方式描述。這一層次稱為寄存器傳輸描述（又稱數(shù)據(jù)流描述）。如前所述，用行為方式描述的系統(tǒng)結(jié)構(gòu)的程序，其抽象程度高，是很難直接映射到具體邏輯元件結(jié)構(gòu)的。要想得到硬件的具體實(shí)現(xiàn)，必須將行為方式描述的VHDL語言程序改寫為RTL方式描述的VHDL語言程序。也就是說，系統(tǒng)采用RTL方式描述，才能導(dǎo)出系

5、統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合。第三層次是邏輯綜合。即利用邏輯綜合工具，將RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級(jí)網(wǎng)絡(luò)表）。此時(shí)，如果需要，可將邏輯綜合的結(jié)果以邏輯原理圖的方式輸出。此后可對(duì)綜合的結(jié)果在門電路級(jí)上進(jìn)行仿真，并檢查其時(shí)序關(guān)系。應(yīng)用邏輯綜合工具產(chǎn)生的門網(wǎng)絡(luò)表，將其轉(zhuǎn)換成PLD的編程碼，即可利用PLD實(shí)現(xiàn)硬件電路的設(shè)計(jì)。由自上而下的設(shè)計(jì)過程可知，從總體行為設(shè)計(jì)開始到最終的邏輯綜合，每一步都要進(jìn)行仿真檢查，這樣有利于盡早發(fā)現(xiàn)設(shè)計(jì)中存在的問題，從而可以大大縮短系統(tǒng)的設(shè)計(jì)周期。1.3

6、QuartusII軟件操作流程雙擊桌面上QuartusII9.0，打開Quartus軟件。（1）新建VHDL文件，開始編寫VHDL程序。（2）保存VHDL文件，文件取名要與程序?qū)嶓w名要一致。（3）創(chuàng)建新工程按下“保存”按紐后會(huì)出現(xiàn)如下提示。提示是否為此文件建立一個(gè)工程，這很重要。然后點(diǎn)擊“是”，出現(xiàn)以下窗口，點(diǎn)“Next>”。圖1.1新建工程提示(4)器件的選擇繼續(xù)點(diǎn)“Next>”。然后選擇FPGA或CPLD的有關(guān)參數(shù)，這些參數(shù)都是根第50頁共50頁出租車計(jì)費(fèi)器的設(shè)計(jì)據(jù)目標(biāo)芯片來選擇的，如下圖所示。圖1.

7、2芯片選擇(5)編譯編譯：選擇processing菜單中的startcompilation命令。編譯完成的提示如下，點(diǎn)擊確定即可。(6)仿真這時(shí)可以進(jìn)行仿真，首先要建立波形文件，點(diǎn)“File選項(xiàng)中New”，出現(xiàn)如下窗口：圖1.3建立波形文件選擇“VectorwaveformFile”點(diǎn)“OK”。出現(xiàn)以下窗口。第50頁共50頁出租車計(jì)費(fèi)器的設(shè)計(jì)圖1.4建立波形文件后出現(xiàn)窗口雙擊左邊的空白處，設(shè)定輸入輸出信號(hào)。設(shè)定好波形后，保存波形。之后點(diǎn)進(jìn)行仿真。（7）鎖定引腳引腳鎖定，如下圖操作：引腳的鎖定是根據(jù)不同的電

8、路和不同功能來確定的，不是一層不變的。選擇Assignments菜單下的Pins命令，出現(xiàn)以下窗口，圖1.5引腳分配圖如果是下載到實(shí)驗(yàn)箱上則需連續(xù)按“模式選擇”按鈕選擇模式5，再按“系統(tǒng)復(fù)位”按鈕。進(jìn)行引腳鎖定，查閱附表，分別點(diǎn)“l(fā)ocation”選擇引腳號(hào)。引腳鎖定后再編譯。如同此前進(jìn)行過的。編譯成功后點(diǎn)確定。（8）下載選擇Tools菜單下的Programmer命令，然后在Program/Configure下打上鉤選中，點(diǎn)“