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《fir數(shù)字濾波器的設(shè)計(jì)開題報(bào)告》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在應(yīng)用文檔-天天文庫(kù)。
1、湖南科技大學(xué)2014屆畢業(yè)設(shè)計(jì)（論文）開題報(bào)告題目FIR數(shù)字濾波器的設(shè)計(jì)作者姓名學(xué)號(hào)所學(xué)專業(yè)一、設(shè)計(jì)的要求、意義，同類策劃工作國(guó)內(nèi)外現(xiàn)狀、存在問(wèn)題項(xiàng)目來(lái)源與設(shè)計(jì)要求：.項(xiàng)目來(lái)源：隨著音頻信號(hào)處理的發(fā)展以及各種家用音頻處理器的誕生，人們對(duì)音質(zhì)和處理速度的要求越變?cè)礁?。而人耳能聽到的聲音頻率范圍為20Hz-20000Hz。語(yǔ)音信號(hào)頻率最高為3400Hz，大多數(shù)的語(yǔ)音信號(hào)頻率都在低頻區(qū)，如果語(yǔ)音信號(hào)中有高頻噪聲，播放此音頻文件可以聽到正常的語(yǔ)音中夾雜有刺耳的鳴叫聲。本設(shè)計(jì)就是針對(duì)音頻設(shè)備的濾波問(wèn)題，提出
2、了基于FPGA的FIR數(shù)字濾波器的設(shè)計(jì)與實(shí)現(xiàn)。設(shè)計(jì)要求：設(shè)計(jì)一個(gè)可以消除語(yǔ)音信號(hào)中高頻噪聲的FIR低通濾波器，它的性能指標(biāo)如下：1）信號(hào)的采樣頻率FS：22050HZ；2）通帶邊界頻率Pf：3859Hz；3）阻帶邊界頻率Sf：6615Hz；4）阻帶衰減不小于-50dB。同類設(shè)計(jì)工作國(guó)內(nèi)外現(xiàn)狀、存在的問(wèn)題：在國(guó)內(nèi)外的研究中，設(shè)計(jì)FIR濾波器所涉及的乘法運(yùn)算方式有：并行乘法、位串行乘法和采用分布式算法的乘法。并行乘法雖然速度快，同時(shí)占用的硬件資源極大。如果濾波器的階數(shù)增加，乘法器位數(shù)也將變大，硬件規(guī)模
3、將變得十分龐大。位串行乘法器的實(shí)現(xiàn)方法主要是通過(guò)對(duì)乘法運(yùn)算進(jìn)行分解，用加法器來(lái)完成乘法的功能，也即無(wú)乘法操作的乘法器。但由于一個(gè)8*8位的乘法器輸出為16位，為了得到正確的16位結(jié)果，串行輸入的二進(jìn)制補(bǔ)碼數(shù)要進(jìn)行符號(hào)位擴(kuò)展，即將串行輸入的8位二進(jìn)制補(bǔ)碼數(shù)前補(bǔ)8個(gè)0(對(duì)正數(shù))或8個(gè)1(對(duì)負(fù)數(shù))后才輸入乘法器。如果每一位的運(yùn)算需要一個(gè)時(shí)鐘周期的話，這個(gè)乘法器需要16個(gè)時(shí)鐘周期才能計(jì)算出正確結(jié)果，這就意味著此類乘法器要完全計(jì)算出結(jié)果的延遲必將會(huì)很大。所以位串行乘法器雖然使得乘法器的硬件規(guī)模達(dá)到了最省，但
4、是由于是串行運(yùn)算，使得它的運(yùn)算周期過(guò)長(zhǎng)，速度與規(guī)模折衷考慮時(shí)不是最優(yōu)的。分布式算法(DistributedArithmetic，DA)的主要特點(diǎn)是巧妙的利用ROM查找表將固定系數(shù)的乘累加(Multiply—accumulator，MAC)運(yùn)算轉(zhuǎn)化為查表操作，它與傳統(tǒng)算法實(shí)現(xiàn)乘累加運(yùn)算的不同在于執(zhí)行部分積運(yùn)算的先后順序不同。分布式算法在完成乘累加功能時(shí)是通過(guò)將各輸入數(shù)據(jù)每一對(duì)應(yīng)位產(chǎn)生的部分積預(yù)先進(jìn)行相加形成相應(yīng)的部分積，然后再對(duì)各個(gè)部分積累加形成最終結(jié)果，而傳統(tǒng)算法是等到所有乘積已經(jīng)產(chǎn)生之后再來(lái)相加
5、來(lái)完成乘累加運(yùn)算的。就小位寬來(lái)說(shuō)，DA算法設(shè)計(jì)的FIR濾波器的速度可以顯著的超過(guò)基于MAC的設(shè)計(jì)。相對(duì)于前兩種方法，DA算法既可以全并行實(shí)現(xiàn)，又可以全串行實(shí)現(xiàn)，還可以串并行結(jié)合實(shí)現(xiàn)，可以在硬件規(guī)模和濾波器速度之間作適當(dāng)?shù)恼壑?，是現(xiàn)在被研究的主要方法。FIR數(shù)字濾波器的實(shí)現(xiàn)，大體可以分為軟件實(shí)現(xiàn)和硬件實(shí)現(xiàn)方法兩種。軟件實(shí)現(xiàn)方法即是在通用的微型計(jì)算機(jī)上用軟件實(shí)現(xiàn)。利用計(jì)算機(jī)的存儲(chǔ)器、運(yùn)算器和控制器把濾波所要完成的運(yùn)算編成程序通過(guò)計(jì)算機(jī)來(lái)執(zhí)行，軟件可由使用者自己編寫，也可以使用現(xiàn)成的。國(guó)內(nèi)外的研究機(jī)構(gòu)、
6、公司已經(jīng)推出了不同語(yǔ)一言的信號(hào)濾波處理軟件包。但是這種方法速度慢，難以對(duì)信號(hào)進(jìn)行實(shí)時(shí)處理，雖然可以用快速傅立葉變換算法來(lái)加快計(jì)算速度，但要達(dá)到實(shí)時(shí)處理要付出很高的代價(jià)，因而多用于教學(xué)與科研。硬件實(shí)現(xiàn)即是設(shè)計(jì)專門的數(shù)字濾波硬件，采用硬件實(shí)現(xiàn)的方法一般都比采用軟件實(shí)現(xiàn)方法要困難得多，目前主要采用的方法有兩種：一種是采用DSP(DigitalSignalProcessing)處理器來(lái)實(shí)現(xiàn)，另一種是采用固定功能的專用信號(hào)處理器?！Ф呦啾龋潭üδ艿腄SP專用器件可以提供很好的實(shí)時(shí)性能，但其靈活性差，研發(fā)
7、周期長(zhǎng)，難度也比較大：DSP處理器的成本低且速度較快，靈活性好，但由于軟件算法在執(zhí)行時(shí)的順序性，限制了它在高速和實(shí)時(shí)系統(tǒng)中的應(yīng)用。在一些高速應(yīng)用中，系統(tǒng)性能的要求不斷增長(zhǎng)，而DSP性能的提高卻落后于需求的增長(zhǎng)?，F(xiàn)在，大規(guī)?？删幊踢壿嬈骷閿?shù)字信號(hào)處理提供了一種新的實(shí)現(xiàn)方案。分布式算法可以很好地在FPGA(FieldProgrammableGateArray)中實(shí)現(xiàn)，然而卻不能有效的在DSP處理囂中實(shí)現(xiàn)，所以采用FPGA使用分布式算法實(shí)現(xiàn)FIR數(shù)字濾波器有著很好的發(fā)展前景。采用現(xiàn)場(chǎng)可編程門陣列FPG
8、A束實(shí)現(xiàn)FIR數(shù)字濾波器，既兼顧ASIC器件(固定功能I)St，專用芯片)的實(shí)時(shí)性，又具有DSP處理器的靈活性。FPGA和DSP技術(shù)的結(jié)合能夠更進(jìn)一步提高集成度、加快速度和擴(kuò)展系統(tǒng)功能。用FPGA設(shè)計(jì)的產(chǎn)品還具有體積小、迷度快、重量輕、功耗低、可靠性高、仿制困難、上批量成本低等優(yōu)點(diǎn)。但是，DA算法中的查找表的規(guī)模隨著FIR數(shù)字濾波器階數(shù)的增加呈指數(shù)增長(zhǎng)，而且隨著濾波器系數(shù)的位數(shù)的增加，查找表的規(guī)模也會(huì)增加，這將極大的增加設(shè)計(jì)的硬件規(guī)模。所以如何減小查找表的規(guī)模成為尚待解決的問(wèn)題。二
