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《eda課程設(shè)計(jì)--數(shù)字秒表設(shè)計(jì)》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在學(xué)術(shù)論文-天天文庫(kù)。
1、學(xué)校課程設(shè)計(jì)報(bào)告（理工類）課程名稱：EDA技術(shù)專業(yè)班級(jí)：電子信息工程101學(xué)生學(xué)號(hào)：學(xué)生姓名：所屬院部：指導(dǎo)教師：2011——2012學(xué)年第2學(xué)期設(shè)計(jì)項(xiàng)目名稱：數(shù)字秒表設(shè)計(jì)實(shí)驗(yàn)地點(diǎn)：同組學(xué)生姓名：設(shè)計(jì)成績(jī)：批改教師：批改時(shí)間：一、設(shè)計(jì)目的和要求1.課程設(shè)計(jì)目的2.課程設(shè)計(jì)的基本要求3.課程設(shè)計(jì)類型二、儀器和設(shè)備三、設(shè)計(jì)過(guò)程1.設(shè)計(jì)內(nèi)容和要求2.設(shè)計(jì)方法和開(kāi)發(fā)步驟3.設(shè)計(jì)思路4.設(shè)計(jì)難點(diǎn)四、設(shè)計(jì)結(jié)果與分析1.思路問(wèn)題以及測(cè)試結(jié)果失敗分析2.程序簡(jiǎn)要說(shuō)明一、設(shè)計(jì)目的和要求1.課程設(shè)計(jì)目的1）根據(jù)設(shè)計(jì)要求，完成對(duì)數(shù)字秒表的設(shè)計(jì)。2）進(jìn)一步加強(qiáng)對(duì)MaxplusⅡ軟件的應(yīng)用和對(duì)
2、VHDL語(yǔ)言的使用。2.課程設(shè)計(jì)的基本要求1)提供的時(shí)鐘信號(hào)頻率為100Hz，實(shí)現(xiàn)計(jì)數(shù)從0.01s到0.1s,再到1s，10s,1min,10min,1h。3.課程設(shè)計(jì)類型1)綜合應(yīng)用設(shè)計(jì)二、儀器和設(shè)備1.計(jì)算機(jī)，1臺(tái)三、設(shè)計(jì)過(guò)程1.設(shè)計(jì)內(nèi)容和要求1）用MaxplusⅡ軟件編程實(shí)現(xiàn)六進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器、分頻器（3MHz——100MHz）模塊。2）編譯各個(gè)模塊，連接各模塊，最終實(shí)現(xiàn)一小時(shí)的秒表計(jì)數(shù)功能。2.設(shè)計(jì)方法和開(kāi)發(fā)步驟1）編程實(shí)現(xiàn)十進(jìn)制計(jì)數(shù)器十進(jìn)制計(jì)數(shù)器源代碼：libraryieee;useieee.std_logic_1164.all;useieee.st
3、d_logic_arith.all;useieee.std_logic_unsigned.all;entitycnt10isport(clk:instd_logic;clr:instd_logic;ena:instd_logic;cq:outintegerrange0to15;carry_out:outstd_logic);endentitycnt10;architectureartofcnt10issignalcqi:integerrange0to15;beginprocess(clk,clr,ena)isbeginifclr='1'thencqi<=0;elsif
4、clk'eventandclk='1'thenifena='1'thenifcqi<9thencqi<=cqi+1;elsecqi<=0;endif;endif;endif;endprocess;process(cqi)isbeginifcqi=9thencarry_out<='1';elsecarry_out<='0';endif;endprocess;cq<=cqi;endarchitectureart;2）編程實(shí)現(xiàn)六進(jìn)制計(jì)數(shù)器六進(jìn)制計(jì)數(shù)器源代碼：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_ar
5、ith.all;useieee.std_logic_unsigned.all;entitycnt6isport(clk:instd_logic;clr:instd_logic;ena:instd_logic;cq:outstd_logic_vector(3downto0);carry_out:outstd_logic);endentitycnt6;architectureartofcnt6issignalcqi:std_logic_vector(3downto0);beginprocess(clk,clr,ena)isbeginifclr='1'thencqi<="0
6、000";elsifclk'eventandclk='1'thenifena='1'thenifcqi="0101"thencqi<="0000";elsecqi<=cqi+'1';endif;endif;endif;endprocess;process(cqi)isbeginifcqi="0000"thencarry_out<='1';elsecarry_out<='0';endif;endprocess;cq<=cqi;endarchitectureart;3）編程實(shí)現(xiàn)分頻器模塊分頻器源代碼（3MHz—100Hz）libraryieee;useieee.std_l
7、ogic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityclkgenisport(clk:instd_logic;newclk:outstd_logic);endentityclkgen;architectureartofclkgenissignalcnter:integerrange0to10#29999#;beginprocess(clk)isbeginifclk'eventandclk='1'thenifcnter=29999thencnter
