vhdl設(shè)計風(fēng)格和實現(xiàn)

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1、VHDL設(shè)計風(fēng)格和實現(xiàn)內(nèi)容概述一、同步設(shè)計二、速度三、資源四、其他一、同步設(shè)計什么是同步設(shè)計？同步設(shè)計：上游數(shù)據(jù)到下游邏輯單元的傳遞是通過時鐘來同步的。-只要能滿足時延要求，就可以確保下游邏輯單元能正確采樣到上游數(shù)據(jù)。異步設(shè)計：上游數(shù)據(jù)發(fā)生變化的時機(jī)是不確定的，甚至?xí)霈F(xiàn)中間態(tài)。-下游邏輯對上游數(shù)據(jù)的采樣是不確定的，會發(fā)生數(shù)據(jù)傳遞的錯誤。為什么要做同步設(shè)計?兩年前我做的FPGA設(shè)計，現(xiàn)在卻不能工作。FPGA本身有什么變化嗎？-如果采用的是異步設(shè)計，能否工作有很多無法控制的隨機(jī)因素。我的設(shè)計原來可以工作，但將FPGA重新布線后，就不行了。怎么回事？-異步設(shè)計也許在特定布線

2、下能工作，但布線改變后就不行了。很危險吧？我的設(shè)計通過了時間仿真，但上板調(diào)試時不干活。時間仿真對不對？-對于異步設(shè)計，通過了時間仿真也不一定能正常工作。要小心，時鐘信號可別產(chǎn)生毛刺啊。要小心，異步復(fù)位可別有毛刺啊?？焖貴PGA中的觸發(fā)器會對非常窄的毛刺信號作出反應(yīng)。-異步設(shè)計中，設(shè)計者老要想著去消除時鐘、異步復(fù)位信號以及鎖存器使能端的毛刺，但這一點在異步設(shè)計中很困難，甚至不可能。異步設(shè)計可能會產(chǎn)生以下問題：同步設(shè)計的一個簡單原則:永遠(yuǎn)不要將組合邏輯產(chǎn)生的信號用作時鐘、異步復(fù)位/置位。門產(chǎn)生的時鐘有問題此例中，計數(shù)終點信號會產(chǎn)生毛刺，使用該信號作時鐘會引起問題。-MSB布

3、線更短，信號變化先到達(dá)與門。與門會“感知”到1111的中間態(tài)。由于與門為電平敏感，會輸出高電平的毛刺，從而引起寄存器的誤動作。布線更短此處會產(chǎn)生毛刺，并且與計數(shù)器的時鐘無關(guān)MSB01111000計數(shù)器的操作為：011111111000因為MSB更快計數(shù)器flopMSB此處的與門為電平敏感相應(yīng)的VHDL代碼signalCounter:std_logic_vector(3downto0);signalTC:std_logic;signalflop:std_logic;process(Clk)beginifrising_edge(Clk)thenCounter<=Counte

4、r+1;endif;endprocess;TC<=‘1’whenCounter=“1111”else‘0’;--TC為組合邏輯輸出process(TC)beginifrising_edge(TC)then--使用組合邏輯輸出作時鐘，是異步設(shè)計，禁止?。。lop<=…endif;endprocess;毛刺和同步設(shè)計組合邏輯的毛刺通?？偸谴嬖?，難于甚至無法消除毛刺只有在異步設(shè)計中（連接到時鐘、異步復(fù)位、鎖存器的使能端）才存在問題在同步設(shè)計中，由于寄存器在時鐘沿才會動作，只要能滿足時延要求，就能確保采樣到穩(wěn)定正確的結(jié)果毛刺無法消除，但其造成的問題卻可以消除采用同步設(shè)計并達(dá)到

5、時延要求安全同步化異步輸入一例——去抖動邏輯DQR異步輸入系統(tǒng)時鐘同步輸入設(shè)備外圍DQDQ延遲一個周期后才復(fù)位，確保D端輸入脈沖至少有一個周期的寬度，沒有中間態(tài)異步輸入的信號變化時機(jī)和寬度不確定，有抖動（毛刺），不能直接被同步系統(tǒng)正確采樣該邏輯確保能正確得到異步輸入的上升沿。一個時鐘周期內(nèi)的多次電平變化被認(rèn)為是抖動（毛刺），最后只得到一個上升沿。相應(yīng)的VHDL代碼signalAsynInput:std_logic;signalInputReg:std_logic;signalDelay:std_logic;signalSynInput:std_logic;proces

6、s(SynInput,AsynInput)beginifSynInput=‘1’then--此置位為寄存器信號，為同步設(shè)計，可行InputReg<=‘0’;ifrising_edge(AsynInput)thenInputReg<=‘1’;endif;endprocess;process(Clk)beginifrising_edge(Clk)thenDelay<=InputReg;SynInput<=Delay;endif;DQ3AsyncRINPUTCLOCKCounterQ2Q1Q0DQ同步設(shè)計方法中TC的生成和使用對照前面異步設(shè)計中TC生成和使用的例子TC相應(yīng)的V

7、HDL代碼signalCounter:std_logic_vector(3downto0);signalTC:std_logic;signalflop:std_logic;process(TC,Clk)beginifTC=‘1’then--此復(fù)位為寄存器信號，為同步設(shè)計，可行Counter<=“0000”;TC<=‘-’;elsifrising_edge(Clk)thenCounter<=Counter+1;ifCounter=“1110”then--注意和異步設(shè)計中TC信號的比較--此處TC為寄存器輸出TC<=‘1’;elseTC<=‘