淺析FPGA設(shè)計中常犯的錯誤.doc

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1、淺析FPGA設(shè)計中常犯的錯誤　　FPGA的用處比我們平時想象的用處更廣泛，原因在于其中集成的模塊種類更多，而不僅僅是原來的簡單邏輯單元（LE）。　　現(xiàn)在的FPGA不僅包含以前的LE,RAM也更大更快更靈活，管教IOB也更加的復雜，支持的IO類型也更多，而且內(nèi)部還集成了一些特殊功能單元，包括：　　DSP:實際上就是乘加器，F(xiàn)PGA內(nèi)部可以集成多個乘加器，而一般的DSP芯片往往每個core只有一個。換言之，F(xiàn)PGA可以更容易實現(xiàn)多個DSPcore功能。在某些需要大量乘加計算的場合，往往多個乘加器并行工作的速度可

2、以遠遠超過一個高速乘加器。　　SERDES:高速串行接口。將來PCI-E、XAUI、HT、S-ATA等高速串行接口會越來越多。有了SERDES模塊，F(xiàn)PGA可以很容易將這些高速串行接口集成進來，無需再購買專門的接口芯片?！　PUcore:分為2種，軟core和硬core.軟core是用邏輯代碼寫的CPU模塊，可以在任何資源足夠的FPGA中實現(xiàn)，使用非常靈活。而且在大容量的FPGA中還可以集成多個軟core,實現(xiàn)多核并行處理。硬core是在特定的FPGA內(nèi)部做好的CPUcore,優(yōu)點是速度快、性能好，缺點是

3、不夠靈活?！　〔贿^，F(xiàn)PGA還是有缺點。對于某些高主頻的應用，F(xiàn)PGA就無能為力了?，F(xiàn)在雖然理論上FPGA可以支持的500MHz,但在實際設(shè)計中，往往200MHz以上工作頻率就很難實現(xiàn)了。　　FPGA設(shè)計要點之一：時鐘樹　　對于FPGA來說，要盡可能避免異步設(shè)計，盡可能采用同步設(shè)計?！　⊥皆O(shè)計的第一個關(guān)鍵，也是關(guān)鍵中的關(guān)鍵，就是時鐘樹?！　∫粋€糟糕的時鐘樹，對FPGA設(shè)計來說，是一場無法彌補的災難，是一個沒有打好地基的大樓，崩潰是必然的。　　具體一些的設(shè)計細則：　　1）盡可能采用單一時鐘；　　2）如果有多

4、個時鐘域，一定要仔細劃分，千萬小心；　　3）跨時鐘域的信號一定要做同步處理。對于控制信號，可以　　采用雙采樣；對于數(shù)據(jù)信號，可以采用異步fifo.需要注意的是，異步fifo不是萬能的，一個異步fifo也只能解決一定范圍內(nèi)的頻差問題?！　?）盡可能將FPGA內(nèi)部的PLL、DLL利用起來，這會給你的設(shè)計帶來大量的好處?！　?）對于特殊的IO接口，需要仔細計算Tsu、Tco、Th,并利用PLL、DLL、DDIO、管腳可設(shè)置的delay等多種工具來實現(xiàn)。簡單對管腳進行Tsu、Tco、Th的約束往往是不行的。　　可能

5、說的不是很確切。這里的時鐘樹實際上泛指時鐘方案，主要是時鐘域和PLL等的規(guī)劃，一般情況下不牽扯到走線時延的詳細計算（一般都走全局時鐘網(wǎng)絡和局部時鐘網(wǎng)絡，時延固定），和ASIC中的時鐘樹不一樣。對于ASIC,就必須對時鐘網(wǎng)絡的設(shè)計、布線、時延計算進行仔細的分析計算才行?！　PGA設(shè)計要點之二：FSM　　FSM:有限狀態(tài)機。這個可以說時邏輯設(shè)計的基礎(chǔ)。幾乎稍微大一點的邏輯設(shè)計，幾乎都能看得到FSM.　　FSM分為moore型和merly型，moore型的狀態(tài)遷移和變量無關(guān)，merly型則有關(guān)。實際使用中大部分

6、都采用merly型?！　SM通常有2種寫法：單進程、雙進程。　　初學者往往喜歡單進程寫法，格式如下：　　　　簡單的說，單進程FSM就是把所有的同步、異步處理都放入一個always中?！　?yōu)點：　　1）看起來比較簡單明了，寫起來也不用在每個case分支或者if分支中寫全對各個信號和狀態(tài)信號的處理。也可以簡單在其中加入一些計數(shù)器進行計數(shù)處理?！　?）所有的輸出信號都已經(jīng)是經(jīng)過D觸發(fā)器鎖存了?！　∪秉c：　　1）優(yōu)化效果不佳。由于同步、異步放在一起，編譯器一般對異步邏輯的優(yōu)化效果最好。單進程FSM把同步、異步混雜

7、在一起的結(jié)果就是導致編譯器優(yōu)化效果差，往往導致邏輯速度慢、資源消耗多?！　?）某些時候需要更快的信號輸出，不必經(jīng)過D觸發(fā)器鎖存，這時單進程FSM的處理就比較麻煩了。　　雙進程FSM,格式如下：　　　　從上面可以看到，同步處理和異步處理分別放到2個always中。其中FSM狀態(tài)變量也采用2個來進行控制。雙進程FSM的原理我這里就不多說了，在很多邏輯設(shè)計書中都有介紹。這里描述起來太費勁?！　?yōu)點：　　1）編譯器優(yōu)化效果明顯，可以得到很理想的速度和資源占用率。　　2）所有的輸出信號（除了FSM_status_cu

8、rrent）都是組合輸出的，比單進程FSM快。　　缺點：　　1）所有的輸出信號（除了FSM_status_current）都是組合輸出的，在某些場合需要額外寫代碼來進行鎖存?！　?）在異步處理的always中，所有的if、case分支必須把所有的輸出信號都賦值，而且不能出現(xiàn)在FSM中的輸出信號回送賦值給本FSM中的其他信號的情況，否則會出現(xiàn)latch.　　latch會導致如下問題：　　1）功能仿真結(jié)果和后仿不符；