利用fpga來實現(xiàn)uart的設計

《利用fpga來實現(xiàn)uart的設計》由會員上傳分享，免費在線閱讀，更多相關內容在學術論文-天天文庫。

1、利用FPGA來實現(xiàn)UART的設計　　摘要：計算機通信有串行和并行通信。串行通信雖然使設備之間的連線很少，但會帶來串/并轉換和位計數(shù)等問題，這使串行通信技術比并行通信技術更為復雜。串/并轉換既可用軟件實現(xiàn)，也可用硬件來實現(xiàn)?！　￡P鍵詞：接口；發(fā)送器；接收器；通信　　1總體設計　　整個設計包括兩部分：基于FPGA的UART的設計和基于VB6.0的上位機程序設計。UART的設計采用模塊化的設計思想，可分為3個模塊：FPGA數(shù)據(jù)發(fā)送模塊、數(shù)據(jù)接收模塊以及波特率發(fā)生器控制模塊。上位機程序采用VB6.0的Mscomm控件，可分為畫面設計和功能設計兩部分。串口采用標準的RS-232協(xié)議，主

2、要參數(shù)選擇為：波特率9600bit/s，8位有效位，無奇偶校驗位，1位停止位?！　?UART的結構和幀格式　　UART主要包括接收器和發(fā)送器。從異步接收輸入信號SIN接收到的異步信號通過接收器完成串行/并行的轉換，形成異步數(shù)據(jù)幀；發(fā)送器將CPU發(fā)出的8位數(shù)據(jù)進行并行/串行轉換，從SOUT發(fā)送出去。功能包括微處理器接口、TBR（發(fā)送緩沖器）、TSR（發(fā)送移位寄存器）、幀產生、并轉串、RBR（接收緩沖器）、RSR（接收移位寄存器）、幀產生、串轉并?！　?UART的設計與實現(xiàn)4　　下面分別給出UART的3個模塊（發(fā)送器、接收器和波特率產生器）的方框圖。　　3.1發(fā)送器　　UART串

3、行發(fā)送器模塊框圖如圖2所示。DIN為8位數(shù)據(jù)，其余為1位?！　膱D1的框圖可以看出，串行發(fā)送器中包含有一個8位THR（發(fā)送保持寄存器）和TSR（發(fā)送移位寄存）。復位時，引腳TRE為高電平，當數(shù)據(jù)載入到TSR之后，引腳TRE變?yōu)榈碗娖健０l(fā)送完畢，TRE變?yōu)楦唠娖健．攤蓽y到輸入WRN變?yōu)榈碗娖綍r，自動使能串行數(shù)據(jù)發(fā)送過程。首先傳送1位的起始位（邏輯電平0），同時THR中的數(shù)據(jù)自動地并行載入到TSR中。然后，定長的數(shù)據(jù)位從TSR中移出，接著是校驗位。最后，產生停止位（邏輯電平1），標志著一幀的結束。串行數(shù)據(jù)幀將以內部時鐘頻率的1/16傳送。如果THR中內容不空，當一個串行數(shù)據(jù)幀傳送

4、結束后，緊接著發(fā)送下一個數(shù)據(jù)幀。這種自動的流程使得數(shù)據(jù)幀以背靠背的方式發(fā)送，提高了數(shù)據(jù)傳輸?shù)膸挕．敍]有數(shù)據(jù)發(fā)送時，SDO引腳保持高電平?！　“l(fā)送器每隔16個時鐘周期輸出1位，順序遵循1位起始位、8位數(shù)據(jù)位（假定數(shù)據(jù)位為8位）、1位校驗位（可選）、1位停止位?！　?.2接收器　　UART串行接收器模塊框圖如圖2所示。DOUT為8位數(shù)據(jù)，其余為1位。接收器包含一個8位RBR和RSR。RBR的狀態(tài)可以通過引腳DATA_READY米表示。當RBR中的數(shù)據(jù)有效時，DATA_READY變?yōu)楦唠娖?，向CPU表明可以取同數(shù)據(jù)。4　　本設計只要求實現(xiàn)簡單的收發(fā)功能，故未設計檢錯程序，程序在偵

5、測到起始位后，計16個時鐘周期，便開始接收數(shù)據(jù)，移位輸入RSR，最后輸出數(shù)據(jù)DOUT。還要輸出一個數(shù)據(jù)接收標志信號標志數(shù)據(jù)接收完?！　〈休斎隦XD為0010101101，每一位占16個時鐘周期，一旦檢測到輸入RXD為0，計數(shù)器開始計數(shù)，開始接收數(shù)據(jù)，接收完畢，標志位變?yōu)楦唠娖健！　?.3波特率發(fā)生器　　UART的接收和發(fā)送是按照相同的波特率進行收發(fā)的。波特率發(fā)生器產生的時鐘頻率不是波特率時鐘頻率，而是波特率時鐘頻率的16倍，目的是為在接收時進行精確地采樣，以提出異步的串行數(shù)據(jù)。根據(jù)給定的晶振時鐘和要求的波特率算出波特率分頻數(shù)。　　4上位機程序設計　　本文使用VB6.0進行上

6、位機程序的設計，實現(xiàn)PC與FPGA的串行通信。下面是1個上位機收發(fā)測試通信程序的設計過程，通過該程序可以與FPGA進行串行通信。波特率默認值是“9600，N，8，1”，其意為所使用的通信端口是以9600bit/s的速度傳輸，不作字符校驗，每次的數(shù)據(jù)是8位，而停止位是1位。波特率（單位為bit/s）可為110、300、600、1200、2400、9600、14400、19200、28800。校驗位為：E偶校驗，N無校驗，O奇校驗，S空白。正確的數(shù)據(jù)位值有：4、5、6、7、8（默認值）。正確的停止位值有：1（默認值）、1.5、2。　　將UART的程序編譯、仿真后，下載到FPGA的

7、EPlK30TC144-3芯片上。引入20MHz的晶振頻率；發(fā)送使能端和復位端分別接一個開關；狀態(tài)輸出標志TRE和DATA-READTY分別接一個二極管，指示狀態(tài)；設置波特率為“9800，N，8，1”4。串行數(shù)據(jù)幀的格式為：起始位0，8位數(shù)據(jù)位，無校驗位，1位停止位。將UART的串行發(fā)送、接收端口分別與計算機的RS-232的串行接收、發(fā)送端口連接，以便與PC機進行串行通信；并行輸入DIN接入并行輸出DOUT；連好線后，執(zhí)行發(fā)送測試程序?！　?結束語　　在實現(xiàn)FPGA與PC的串行通信中，將程序下載到芯片中