aes論文：aes加密算法的fpga實(shí)現(xiàn)

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1、AES論文：AES加密算法的FPGA實(shí)現(xiàn)【中文摘要】數(shù)據(jù)加密系統(tǒng)伴隨著人類對于信息安全的重視下產(chǎn)生和發(fā)展。加密系統(tǒng)的理論核心是加密算法。加密算法在歷史的檢閱中不斷更新?lián)Q代。目前被業(yè)界廣泛采用的對稱加密算法是AES(AdvancedEncryptionStandard)算法。他的安全性能夠確保近20年內(nèi)不能被破解。加密算法的實(shí)現(xiàn)有多種方式，通過硬件來實(shí)現(xiàn)加密算法性能上能夠得到很大的優(yōu)化。在加密數(shù)據(jù)量比較大和實(shí)時(shí)性要求比較高的場合得到了廣泛的應(yīng)用。對比ASIC(ApplicationSpecificInte

2、gratedCircuit)和FPGA(FieldProgrammableGateArray)實(shí)現(xiàn)的復(fù)雜度與成本，最終本文選擇重點(diǎn)描述FPGA實(shí)現(xiàn)AES加密算法，同時(shí)介紹了ASIC實(shí)現(xiàn)AES算法簡單流程。本論文主要解析AES加密算法結(jié)構(gòu)，對算法中重復(fù)使用的子模塊進(jìn)行詳細(xì)分析與優(yōu)化后，用Verilog語言來描述算法的硬件實(shí)現(xiàn)。在硬件實(shí)現(xiàn)過程中，考慮到加密的性能最大化，對于算法中復(fù)雜模塊進(jìn)行了單獨(dú)優(yōu)化設(shè)計(jì)。論文還對每個(gè)模塊給出了子模塊原理圖和RTL(RegisterTransferLevel)級綜合結(jié)構(gòu)圖。

3、AES算法實(shí)現(xiàn)最終以IP核的形式固定接口信號接口時(shí)序和內(nèi)部實(shí)現(xiàn)。為了提供系統(tǒng)的穩(wěn)定性，論文對硬件實(shí)現(xiàn)的每個(gè)模塊進(jìn)行驗(yàn)證。同時(shí)對加密系統(tǒng)整體上給出兩種驗(yàn)證方式:FPGA平臺設(shè)計(jì)解密核驗(yàn)證和上層語言平臺設(shè)計(jì)AES加密驗(yàn)證。本論文最后分析了AES算法實(shí)現(xiàn)的性能和占用資源情況以及性能瓶頸。同時(shí)給岀了算法在FPGA和ASIC上的應(yīng)用實(shí)現(xiàn)?！居⑽恼緿ataencryptionsystemdevelopwithhumansecurityfortheinformation.Encryptionalgorithmsi

4、sthecoretheoryofencryptionsystem.Encryptionalgorithmschangedduringthepastyears?Currently,AES(AdvancedEncryptionStandard)algorithmiswidelyusedintheindustry,anditisoneofthesymmetricencryptionalgorithms?AEScanensurethesafetyofnearly20yearsitcannotbecracked.

5、Therearemanywaystoachieveencryptionsystem,blithardwareimplementcangetgreatoptimizedinperformancc.Ithasbeenwidelyusedinthesituationthattheencrypteddataislargeandthereal-timerequirementsarerelativelyhigh.ContrastwithASIC(ApplicationSpecificIntegratedCircui

6、t)andFPGA(FieldProgrammableGateArray)inimplementationcomplexityandcost,ultimatelyselecttodescribetheFPGAimplementationAESencryptionalgorithminthisthesis?AtthesametimesimplyintroducedASICimplementationprocess?Inthisthesis,mainlyanalysisthestructureofAESen

7、cryptionalgorithm?Afteradetailedanalysisandoptimizationofthealgorithminthere-useofsub-module,makeuseoftheVeriloglanguagetodescribethealgorithmforhardwareimplementation.InthehardwareimplementaXionprocess,takingintoaccounttomaximizetheperformanceofencrypti

8、on,thecomplexmoduleofthealgorithmhasbeenoptimizedseparately?Italsoshowsthesub-moduleforeachmoduleschematicandRTL(RegisterTransferLevel)levelintegratedstructureinthethesis?AESalgorithmachievetheultimateIPcoreformoffixedinte