isd4003語音錄放電路及通用開發(fā)板的應用

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1、ISD4003語音錄放電路及通用開發(fā)板的應用嚴一巖李衛(wèi)華楊林武ISD4003語音錄放電路ISD4003是美國ISD公司繼ISD33000系列之后最新推出的時限為8分鐘的長時語咅錄放電路。這種錄放電路采用了多電平直接模擬量存儲技術，將每個采樣值直接存儲在片內(nèi)的快閃存儲器屮，因此能夠非常真實、自然地再現(xiàn)語音、音樂，音調(diào)和效果聲，避免了一般固體錄音電路因量化和壓縮造成的量化噪聲和金屬聲。ISD4003系列的性能如附表所示。采樣頻率越低，錄放時間越長，但通頻帶和音質(zhì)有所降低。片內(nèi)信息存于快閃存儲器中，可在斷電情

2、況下百年不丟失，反復錄咅超過十萬次。附表型號錄放時間份鐘）輸放采樣kHz典型帶寬kHz最人段數(shù)最小段長ms外部時鐘kHzISD4003-04M4.08.03.412002001024ISD4003-05M5.06.42.71200250819.2ISD4003-06M6.05.32.31200300682.7ISD4003-08M8.04.01.71200400512crowi內(nèi)部框圖TSD4003系列采用3V低電壓，錄放吋間較長（8分鐘），音質(zhì)好，并具有靈活的微處理器接口功能，因此非常適用于語音講解裝

3、置、廣告宣傳、固體錄音機、移動電話及其它便攜式智能產(chǎn)品。該系列芯片內(nèi)含振蕩器、防混淆濾波器、平滑濾波器、自動靜噪電路、音頻放大器及高密度多電平快閃存儲陣列。芯電的所有操作必須由微控制器控制，操作命令可通過串行通信接口（SPI或Microwire）送入。存儲空間可以“最小段長”為音位任意組合分段或不分段，由于多段信息在處理再加上內(nèi)在的存儲管理機制，便可實現(xiàn)靈話的組合錄放功能。芯片的內(nèi)部框圖如圖1所示。KCJ.KANAINAXAIX-5紐---AGDOUT二P二一」…丄」VCCAVSSAVS$AV$$DVC

4、CDSCLKggMOSIMOSU"ktRACAMCAP引腳功能ISD4003系列引腳排列如圖2所示。其引腳功能如下。VSSA-]?28」NCss—1-28KAC—NCMOST一xc——VCCAMISO一NC-—ANAR+VSSD—KT一ANAES-NC-XCLK-—NCNC一VCCD—SCLK亠1SD4OD3amcapscNC一NC一SS一—AUDOUTNC-MOS]-—NCNCMOSJ—VSSAVSSA-VSSD-VSSAVSSA-NC-—NCAUDOUT-NC-J4]5NCAMCAP—141528-

5、PINT80P②—SCLKVCCD-XCLK一"Ktr.ac一"述NC—NCNC?NC一VCCA一ANA—ANA廠一NCPD1P/S01C電源(VccA和VccD):為使噪聲最少，芯片內(nèi)摸擬和數(shù)字電路使用不同的電源總線，并分別引到外封裝的不同引腳上。模擬電源引腳和數(shù)字電源引腳最好分別走線，盡可能在靠近供電電源處相連，而去耦電容應盡量靠近芯片。地線(VssA和VssD):芯片內(nèi)的摸擬和數(shù)字屯路也使用不同的地線。幾個VssA盡量在引腳焊盤上相連，并用低阻通路連到負極上。VssD引腳也用低阻通路連到電源負極。

6、這些接地通路要足以使VssA與VssD之間的阻抗小子3Q,芯片的背面是通過襯底電阻連接到Vss的。在做COB吋托盤須接Vss或懸空。同相摸擬輸入端(ANAIN+):這是錄咅信號的同相輸入端。輸入放大器可用單端或差分驅(qū)動。單端輸入時，信號由耦合電容輸入。最大幅度為32mVo若信號由耦俁電容和該引腳的3kQ電阻輸入，則阻抗決定了芯片頻帶的低端截止頻率。在差分驅(qū)動時，信號最大幅度為16訶(峰-峰值)O反相摸擬輸入端(ANAIN-):差分驅(qū)動時，這是錄咅信號的反相輸入端。信號通過耦合電容輸入，最大幅度為16mV

7、(峰峰值)。該端的標稱輸入阻抗為56kQo單端驅(qū)動時，該端通過電容接地兩種方式下，ANAIN+和ANAIN-端的耦合電容值應相同。音頻輸出端(AUD、OUT)：提供音頻輸出，可驅(qū)動5kQ的負載。片選端(SS)：此端為低電平，即選中ISD器件。串行輸入端(MOSI):這是為ISD的串行輸入端，主控制器應在串行時鐘上升沿之前半個周期將數(shù)據(jù)放在該端，供ISD輸入。串行輸岀端(MISO):這是ISD串行輸岀端。ISD未選中時，該端呈高阻態(tài)。串行輸出端(MTSO):這是ISD串行輸出端oISD未選中時,該端呈高阻

8、態(tài)。串行時鐘端(SCLK):即ISD的時鐘輸入端。時鐘信號控制器產(chǎn)生，用于同步MOSE的MISO的數(shù)據(jù)傳輸數(shù)據(jù)，在SCLK上升沿鎖存到ISD,在下降沿移岀ISDo屮斷(INT):該端為漏極開路輸出。ISD在任何操作(包括快進)中檢測到EOM或OVF時，該端變低并保持，中斷狀態(tài)在下一個SPI周期開始時清除，中斷狀態(tài)也可用RINT指令讀取。行地址時鐘端(RAC):如圖3所示，系漏極開路輸岀。每個RAC周期表示ISD存儲器的操作進行了一行(ISD