基于cpld的多普勒聲納回波信號(hào)仿真卡設(shè)計(jì)實(shí)現(xiàn)

《基于cpld的多普勒聲納回波信號(hào)仿真卡設(shè)計(jì)實(shí)現(xiàn)》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在應(yīng)用文檔-天天文庫(kù)。

1、基于CPLD的多普勒聲納回波信號(hào)仿真卡設(shè)計(jì)實(shí)現(xiàn)摘要：介紹一種基于CPLD的多普勒聲納回波信號(hào)仿真卡的設(shè)計(jì)實(shí)現(xiàn)，該板卡作為PXI測(cè)試系統(tǒng)的一個(gè)組成模塊，數(shù)據(jù)交換基于PXI總線，使用S5920實(shí)現(xiàn)總線控制，利用CPLD實(shí)現(xiàn)板卡的時(shí)序邏輯控制，外圍電路包括信號(hào)調(diào)理與匹配電路、DDS電路、A/D采集電路、高速FIFO存儲(chǔ)電路、D/A轉(zhuǎn)換電路等。重點(diǎn)介紹了CPLD內(nèi)部功能模塊的實(shí)現(xiàn)。該設(shè)計(jì)已成功應(yīng)用于多普勒聲納的PXI測(cè)試系統(tǒng)中。???關(guān)鍵詞：多普勒聲納；PXI總線；S5920；CPLD；FIFO????水下航行器可利用聲波信號(hào)的多普勒效應(yīng)進(jìn)行導(dǎo)航，多普勒聲納按一定的角度向海底發(fā)射聲波

2、，利用回波信號(hào)的多普勒頻移測(cè)得航行器相對(duì)于海底的速度，然后通過(guò)對(duì)地速的積分結(jié)合航向信息就可以獲得導(dǎo)航解[1]。在水下航行器的研制、生產(chǎn)、實(shí)驗(yàn)、驗(yàn)收等環(huán)節(jié)中，經(jīng)常需要對(duì)導(dǎo)航聲納的性能參數(shù)進(jìn)行測(cè)試，若進(jìn)行實(shí)物的水下航行實(shí)驗(yàn)，不僅會(huì)花費(fèi)大量的人力、物力和財(cái)力，而且實(shí)時(shí)參數(shù)的獲取也有一定的困難。本文提出一種利用模塊化的PXI總線測(cè)試平臺(tái)對(duì)水下航行器導(dǎo)航系統(tǒng)進(jìn)行測(cè)試的解決方案，使得對(duì)導(dǎo)航系統(tǒng)的測(cè)試可以在陸上實(shí)驗(yàn)室完成。測(cè)試平臺(tái)大部分由成熟的通用測(cè)試模塊構(gòu)成，其中對(duì)回波信號(hào)多普勒效應(yīng)的模擬是整個(gè)系統(tǒng)設(shè)計(jì)的關(guān)鍵環(huán)節(jié)，本文通過(guò)設(shè)計(jì)專(zhuān)門(mén)的多普勒聲納回波信號(hào)仿真卡實(shí)現(xiàn)[2]。1仿真卡的組成與工作

3、原理1.1仿真卡組成???仿真卡主要由總線接口芯片、CPLD、門(mén)限比較電路、DDS(直接數(shù)字頻率合成)電路、A/D采集電路、FIFO存儲(chǔ)電路、D/A轉(zhuǎn)換電路以及輸入輸出端的信號(hào)調(diào)理與匹配電路等組成。導(dǎo)航系統(tǒng)包括4個(gè)安裝在航行器底部的多普勒聲納，因此仿真卡有4個(gè)相對(duì)獨(dú)立的工作通道，分別模擬多普勒聲納4個(gè)不同方向的回波信號(hào)，其中一個(gè)通道的結(jié)構(gòu)組成如圖1所示。?1.2工作原理???總線接口芯片S5920實(shí)現(xiàn)仿真卡與PXI測(cè)試系統(tǒng)的橋接，可簡(jiǎn)化接口部分的設(shè)計(jì)。CPLD實(shí)現(xiàn)仿真卡的總體時(shí)序邏輯控制。對(duì)接換能器輸出的模擬信號(hào)在板卡上經(jīng)信號(hào)預(yù)處理電路后分為兩路，一路信號(hào)送A/D采集電路，另

4、一路信號(hào)進(jìn)入門(mén)限比較電路。當(dāng)多普勒聲納發(fā)射信號(hào)時(shí)，對(duì)接換能器對(duì)應(yīng)有模擬信號(hào)輸出，門(mén)限比較電路會(huì)產(chǎn)生一個(gè)觸發(fā)信號(hào)送CPLD，CPLD啟動(dòng)仿真卡的數(shù)據(jù)采集過(guò)程。數(shù)據(jù)采集與回波信號(hào)模擬的時(shí)序邏輯如圖2所示，t1為發(fā)射信號(hào)周期，T為發(fā)射脈沖寬度，采集數(shù)據(jù)同時(shí)存入4路FIFO存儲(chǔ)器，經(jīng)過(guò)t2時(shí)間的延遲后由CPLD控制讀取4路FIFO中的數(shù)據(jù)并進(jìn)行D/A轉(zhuǎn)換，然后經(jīng)數(shù)字衰減電路和信號(hào)匹配電路后由對(duì)接換能器發(fā)射出去。若聲速為c，則該回波信號(hào)模擬的是傳播距離為m=ct2/2的回波信號(hào)，T′為回波信號(hào)的脈沖寬度。????DDS芯片產(chǎn)生A/D采集芯片、FIFO芯片以及D/A轉(zhuǎn)換芯片的工作時(shí)鐘，C

5、PLD通過(guò)程控DDS產(chǎn)生不同的工作時(shí)鐘信號(hào)，使得D/A轉(zhuǎn)換時(shí)鐘不同于A/D采集時(shí)鐘，從而實(shí)現(xiàn)采集數(shù)據(jù)在時(shí)間上的拉伸與壓縮，模擬回波信號(hào)的多普勒效應(yīng)。真實(shí)回波信號(hào)在信道中傳輸后會(huì)有不同程度的衰減，因此D/A轉(zhuǎn)換后的數(shù)據(jù)需經(jīng)數(shù)字衰減電路進(jìn)行程控衰減。信號(hào)預(yù)處理電路和信號(hào)匹配電路的核心都是一級(jí)射隨電路。板卡上共有5片DDS，產(chǎn)生5路時(shí)鐘信號(hào)，DDS0時(shí)鐘作為A/D采集時(shí)A/D芯片和FIFO芯片的工作時(shí)鐘，另4路時(shí)鐘DDS1～DDS4作為D/A轉(zhuǎn)換時(shí)FIFO芯片和D/A芯片的工作時(shí)鐘，DDS芯片和數(shù)字衰減器需經(jīng)CPLD配置參數(shù)才能正常運(yùn)行。2主要功能模塊硬件設(shè)計(jì)???功能仿真卡硬件設(shè)

6、計(jì)要滿足以下指標(biāo)：???(1)板卡作為PXI測(cè)試系統(tǒng)的一個(gè)模塊，與PXI主機(jī)的數(shù)據(jù)交換基于PXI總線；???(2)系統(tǒng)運(yùn)行的邏輯控制和部分芯片的配置功能由CPLD[3]完成；???(3)板卡數(shù)據(jù)采集系統(tǒng)的時(shí)鐘由程控的DDS產(chǎn)生，數(shù)據(jù)采集頻率10MHz～40MHz；???(4)采集數(shù)據(jù)的存儲(chǔ)采用高速大容量的FIFO存儲(chǔ)器實(shí)現(xiàn)，存儲(chǔ)深度為1MB；???(5)A/D采集和D/A轉(zhuǎn)換采用8bit芯片，工作頻率≥40MHz[4]。???PXI總線是在PCI局部總線的基礎(chǔ)上增加了用于多板同步的觸發(fā)總線和參考時(shí)鐘而成的，PXI是PCI總線的一種擴(kuò)展總線，因此完全兼容PCI總線的規(guī)范協(xié)議。利

7、用成熟的PCI模塊，通過(guò)軟件兼容性設(shè)計(jì)與修改，就可以完成PXI系統(tǒng)的設(shè)計(jì)與開(kāi)發(fā)。由于PCI總線協(xié)議的邏輯時(shí)序比較復(fù)雜，這里采用PCI總線接口芯片S5920來(lái)實(shí)現(xiàn)接口功能[5]。S5920內(nèi)部配置寄存器的定義信息存儲(chǔ)在外接的EEPROM芯片AT24C02中，系統(tǒng)上電時(shí)由操作系統(tǒng)的配置軟件讀取。???CPLD是整個(gè)仿真卡的主控模塊，根據(jù)S5920提供的控制信息，控制實(shí)現(xiàn)各部分電路的時(shí)序邏輯功能。CPLD采用Altera公司MAXII系列的EPM1270芯片。MAXIICPLD采用類(lèi)似于FPGA的全新架構(gòu)，與