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1、西安電子科技大學(xué)工程碩士《可編程器件設(shè)計(jì)與應(yīng)用》試題(閉卷)時(shí)間:120分鐘姓名：學(xué)號：一：填空題(每空2分，共30分)1.EDA工具的最基本輸入方法包括、<2.在QuartusII中編譯較大項(xiàng)目時(shí)，可以有效縮短編譯時(shí)間的方法是采用編譯。3.QuartusII中的吋序分析工具有2個(gè)，分別是和4.使用設(shè)計(jì)方法，在將每個(gè)模塊合并到頂層設(shè)計(jì)中時(shí)不會影響底層模塊的性能，設(shè)計(jì)者可以在頂層系統(tǒng)集成和驗(yàn)證過程中保持每個(gè)模塊的性能不變。5.在FPGA系統(tǒng)正常工作期間，能實(shí)吋探測其內(nèi)部待測信號吋序的有效方法是采用工具。6.SOPC的全稱是o7.Altera第二代32位軟核
2、RISC微處理器指的是。8.NiosII處理器的三種指令集架構(gòu)(ISA)的兼容版本分別是、和。9.NiosII處理器使用的2種系統(tǒng)互聯(lián)架構(gòu)(SystemInterconnectFabric)標(biāo)準(zhǔn)分別是Avalon-_和Avalon-。10.AlteraDSP解決方案屮使用的QuartusII?MatlabSimulink接口模塊是,實(shí)現(xiàn)了系統(tǒng)算法設(shè)計(jì)與FPGA設(shè)計(jì)相互集成。二：選擇題(每題2分，共10分)1.正確的QuartusIII程設(shè)置文件擴(kuò)展名是。(a).QPF(b).QSF(c).QDF(d).SDC2.能夠以原理圖方式表示硬件描述語言設(shè)計(jì)綜合后
3、的結(jié)果的查看器是o(a)RTLViewer(b)TechnologyMapViewer(c)ChipPlanner(d)Floorplan3.下圖中的網(wǎng)表綜合優(yōu)化類型屬于oUnmapRemap（a）n級寄存器重定時(shí)（b）多扇出寄存器復(fù)制（c）流水線插入（d）WYSIWYG基元重新綜合1.在使用SignalTapIIELA調(diào)試FPGA設(shè)計(jì)時(shí)，如果要在ELA啟動前捕捉FPGA上電后的電路工作狀態(tài)，可以使用0（a）自動運(yùn)行分析（b）強(qiáng)制觸發(fā)（c）上電觸^c（Power-UpTrigger）2.下圖是采用技術(shù)實(shí)現(xiàn)的FPGA底層綜合結(jié)果。(a)LogicLock(
4、b)ChipEditor(c)DesignPartitionPlanner三：判斷題（每題2分，共10分）1.對Quartusll設(shè)計(jì)項(xiàng)目的約朿條件越多，項(xiàng)目編譯所需的時(shí)間有可能越長。（）2.只有設(shè)計(jì)項(xiàng)FI完全完成之后，才能驗(yàn)證FPGAI/O管腳布局的正確性。（）3.在加入了SignalTapII的項(xiàng)目屮，只要使能了上電觸S（Power-UpTrigger）,器件編程后無需觸發(fā)條件即可立即捕獲到數(shù)據(jù)。（）4.一個(gè)LogicLockIX域其實(shí)是一種布局約束，可以在目標(biāo)器件上定義任意物理資源的矩形區(qū)為LogicLock區(qū)域。（）5.AlteraFPGA中只能
5、加入單個(gè)NiosII軟核處理器。（）四.簡答題（每題10分，共50分）1.在PLD設(shè)計(jì)流程中,功能仿真（Functionalsimulation）與時(shí)序仿真（Timingsimulation）的主要區(qū)別是什么？答：(包含下面的基本意思即可)1.典型的PLD設(shè)計(jì)流程包括哪些?答：2.QuartusII軟件有兒種設(shè)計(jì)輸入方法?答：4?圖(a)和圖(b)是同一設(shè)計(jì)的兩種時(shí)序逼近底層圖(TimingClosureFloorplan),請問：圖(a)和圖(b)那種性能應(yīng)該更好，為什么？?/TiaiacHi只■._X□mniwnunnwoinnnnnnisEE三LE
6、E三星座謝映射檢塊wnpwwnnwwBSS^SESESESSTT^^fl^*1*,?Heca?Re0^'hr?八s■八g,UUUIUUU^玄TiaiecClorwr?FleerplanCP1WCT4K5II'liJ^lFFI航戸i卜；WWhJ?
7、h^.OIDDOnII'圖(a)圖⑹答：(首先要回答(b)性能更好，原因中只要提到邏輯鎖定(或LogicLock)技術(shù)即可)5.可編程邏輯器件中實(shí)現(xiàn)數(shù)字信號處理(DSP)算法是串行實(shí)現(xiàn)還是并行實(shí)現(xiàn)的？Altera的DSPBuilder模塊是嵌入在什么工具屮來實(shí)現(xiàn)系統(tǒng)算法設(shè)計(jì)和FPGA設(shè)計(jì)相互集成的？
