信號(hào)在pcb走線中傳輸時(shí)延

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1、信號(hào)在PCB走線中傳輸時(shí)延摘要：信號(hào)在媒質(zhì)中傳播時(shí)，其傳播速度受信號(hào)載體以及周圍媒質(zhì)屬性決定。在PCB（印刷電路板）中信號(hào)的傳輸速度就與板材DK（介電常數(shù)），信號(hào)模式，信號(hào)線與信號(hào)線間耦合以及繞線方式等有關(guān)。隨著PCB走線信號(hào)速率越來(lái)越高，對(duì)時(shí)序要求較高的源同步信號(hào)的時(shí)序裕量越來(lái)越少，因此在PCB設(shè)計(jì)階段準(zhǔn)確知道PCB走線對(duì)信號(hào)時(shí)延的影響變的尤為重要。本文基于仿真分析DK，串?dāng)_，過(guò)孔,蛇形繞線等因素對(duì)信號(hào)時(shí)延的影響。關(guān)鍵詞：傳輸時(shí)延,有效介電常數(shù)，串?dāng)_DDR奇偶模式1.引言信號(hào)要能正常工作都必須滿足一定的時(shí)序要求，隨著信號(hào)速率升高，數(shù)字信號(hào)的發(fā)展經(jīng)歷了從

2、共同步時(shí)鐘到源同步時(shí)鐘以及串行（serdes）信號(hào)。在當(dāng)今的消費(fèi)類電子，通信服務(wù)器等行業(yè)，源同步和串行信號(hào)占據(jù)了很大的比重。串行信號(hào)比如常見(jiàn)PCIE，SAS，SATA，QPI，SFP+，XUAI，10GBASE-KR等信號(hào)，源同步信號(hào)比如DDR信號(hào)。串行信號(hào)在發(fā)送端將數(shù)據(jù)信號(hào)和時(shí)鐘（CLK）信號(hào)通過(guò)編碼方式一起發(fā)送，在接收端通過(guò)時(shí)鐘數(shù)據(jù)恢復(fù)（CDR）得到數(shù)據(jù)信號(hào)和時(shí)鐘信號(hào)。由于時(shí)鐘數(shù)據(jù)在同一個(gè)通道傳播，串行信號(hào)對(duì)和對(duì)之間在PCB上傳輸延時(shí)要求較低，主要依靠鎖相環(huán)（PLL）和芯片的時(shí)鐘數(shù)據(jù)恢復(fù)功能。源同步時(shí)鐘主要是DDR信號(hào)，在DDR設(shè)計(jì)中，DQ（數(shù)據(jù)）信

3、號(hào)參考DQS（數(shù)據(jù)選通）信號(hào)，CMD（命令）信號(hào)和CTL（控制）信號(hào)參考CLK（時(shí)鐘）信號(hào)，由于DQ的速率是CMD&CTL信號(hào)速率2倍，所以DQ信號(hào)和DQS信號(hào)之間的傳輸延時(shí)要求比CMD&CTL和CLK之間的要求更高。目前市場(chǎng)上主流的為DDR1/DDR2/DDR3。DDR4預(yù)計(jì)在2015年將成為消費(fèi)類電子的主要設(shè)計(jì)，隨著DDR信號(hào)速率的不斷提高，在DDR4設(shè)計(jì)中特別是DQ和DQS之間傳輸時(shí)延對(duì)設(shè)計(jì)者提出更高的挑戰(zhàn)。在PCB設(shè)計(jì)的時(shí)候?yàn)榱藭r(shí)序的要求需要對(duì)源同步信號(hào)做一些等長(zhǎng)，一些設(shè)計(jì)工程師忽略了這個(gè)信號(hào)等長(zhǎng)其實(shí)是一個(gè)時(shí)延等長(zhǎng)，或者說(shuō)是一個(gè)‘時(shí)間等長(zhǎng)’。2.

4、傳輸時(shí)延簡(jiǎn)介Timedelay又叫時(shí)延(TD)，通常是指電磁信號(hào)或者光信號(hào)通過(guò)整個(gè)傳輸介質(zhì)所用的時(shí)間。在傳輸線上的時(shí)延就是指信號(hào)通過(guò)整個(gè)傳輸線所用的時(shí)間。Propagationdelay又叫傳播延遲(PD)，通常是指電磁信號(hào)或者光信號(hào)在單位長(zhǎng)度的傳輸介質(zhì)中傳輸?shù)臅r(shí)間延遲，與“傳播速度”成反比例（倒數(shù)）關(guān)系，單位為“Ps/inch”或“s/m”。從定義中可以看出時(shí)延=傳播延遲*傳輸長(zhǎng)度(L)其中v為傳播速度，單位為inch/ps或m/sc為真空中的光速（3X108m/s）εr為介電常數(shù)PD為傳播延遲，單位為Ps/inch或s/mTD為信號(hào)通過(guò)長(zhǎng)度為L(zhǎng)的傳輸

5、線所產(chǎn)生的時(shí)延L為傳輸線長(zhǎng)度，單位為inch或m從上面公式可以知道，傳播延遲主要取決于介質(zhì)材料的介電常數(shù)，而傳播時(shí)延取決于介質(zhì)材料的介電常數(shù)、傳輸線長(zhǎng)度和傳輸線橫截面的幾何結(jié)構(gòu)（幾何結(jié)構(gòu)決定電場(chǎng)分布，電場(chǎng)分布決定有效介電常數(shù)）。嚴(yán)格來(lái)說(shuō)，不管是延遲還是時(shí)延都取決于導(dǎo)體周圍的有效介電常數(shù)。在微帶線中，有效介電常數(shù)受橫截面的幾何結(jié)構(gòu)影響比較大；而串?dāng)_，其有效介電常數(shù)受奇偶模式的影響較大；不同繞線方式有效介電常數(shù)受其繞線方式的影響。3.仿真分析過(guò)程3.1微帶線和帶狀線傳輸時(shí)延PCB中微帶線是指走線只有一個(gè)參考面，如下圖1；帶狀線是指走線有2個(gè)參考面，如下圖2.

6、帶狀線由于電磁場(chǎng)都被束縛在兩個(gè)參考面之間的板材中，所以走線的有效介電常數(shù)為板材的介電常數(shù)。微帶線會(huì)導(dǎo)致部分電磁場(chǎng)暴露在空氣中，空氣的相對(duì)介電常數(shù)約為1.0006，板材如常規(guī)FR4的介電常數(shù)為4.2，那么微帶線的有效介電常數(shù)在1和4.2之間，可以利用下面的公式計(jì)算微帶線的有效介電常數(shù)【Collins,1992】：εe=(εr+1)/2+(εr-1)/2（1+12H/W）-1/2+F-0.217(εr-1)T/√WH式3.1F=0.02(εr-1)（1-W/H）2(W/H<1)F=0(W/H>1)式3.2其中，εe為有效介電常數(shù)，εr為電路板材料的介電常數(shù)，

7、H為導(dǎo)線高于地平面的高度，W為導(dǎo)線寬度，T為導(dǎo)線厚度。圖4微帶線層疊與時(shí)延圖5帶狀線層疊和時(shí)延在圖4和圖5的層疊結(jié)構(gòu)下，1000mil的走線時(shí)延差=179.729ps-147.954ps=31.775ps，可以看出這個(gè)差距是非常大的。在做源同步的DDR同組等長(zhǎng)時(shí)候只考慮物理等長(zhǎng)會(huì)帶來(lái)很嚴(yán)重的'時(shí)間不等長(zhǎng)。3.2走線和過(guò)孔傳輸時(shí)延在PCB設(shè)計(jì)時(shí)候，經(jīng)常會(huì)遇到走線換層，走線換層必須借助于過(guò)孔。但長(zhǎng)度相等的過(guò)孔和走線之間的時(shí)延并不相等。過(guò)孔的時(shí)延可以用式3.3表示TD_via=√LC式3.3其中TD_via表示信號(hào)經(jīng)過(guò)過(guò)孔的時(shí)延，L表示過(guò)孔的寄生電感，C表示過(guò)

8、孔的寄生電容。從式3.3可以看出寄生電容和寄生電感都會(huì)導(dǎo)致過(guò)孔的傳輸時(shí)延變大。而