基于fpga的視頻圖像處理系統(tǒng)設(shè)計(jì)new

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1、SYSPRACTICE系統(tǒng)實(shí)踐29基于FPGA的視頻圖像處理系統(tǒng)設(shè)計(jì)劉奇峰　曾慶立　章梟梟　袁文峰（吉首大學(xué)物理科學(xué)與信息工程學(xué)院　湖南吉首　416000）摘要:本設(shè)計(jì)采用Altera公司的EP1C6T144C8來控制視頻信號(hào)采集、存儲(chǔ)，并通過奇美公司的LQ035NC111來進(jìn)行顯示。采用VHDL來描述各個(gè)功能模塊，實(shí)現(xiàn)了視頻信號(hào)的采集、分配、存儲(chǔ)、色度空間轉(zhuǎn)換以及顯示。整個(gè)系統(tǒng)都通過仿真實(shí)現(xiàn)和驗(yàn)證，并且通過了硬件系統(tǒng)的測(cè)試，能夠達(dá)到系統(tǒng)穩(wěn)定的工作要求。關(guān)鍵詞：FPGA；VHDL；TFTLCD；SAA7113其進(jìn)行開發(fā)。QuartusII用做模塊代碼輸入以及配置實(shí)引言現(xiàn)，Model

2、Sim用來對(duì)各個(gè)模塊進(jìn)行功能、時(shí)序仿真，圖像是自然生物或人造物理的觀測(cè)系統(tǒng)對(duì)世界的記SynplifyPro則對(duì)各模塊進(jìn)行綜合。錄，是以物理為載體，以介質(zhì)來記錄信息的一種形式。2視頻輸入解碼電路據(jù)學(xué)者統(tǒng)計(jì)，人類所得的信息有80％以上是來自眼睛攝取的圖像。隨著人們對(duì)視頻數(shù)據(jù)的要求越來越高，高清攝像頭所拍攝的信號(hào)從SAA7113H的4路模擬信號(hào)晰、實(shí)時(shí)性視頻數(shù)據(jù)量越來越大，視頻的實(shí)時(shí)處理難度輸入端中的任何一路輸入，經(jīng)轉(zhuǎn)換后從輸出端以VPO也在逐漸增大。基于FPGA的實(shí)時(shí)高速圖像信號(hào)處理無方式，輸出視頻數(shù)據(jù)。SAA7113H輸出的是隔行視頻疑是熱門的研究方向，采用可編程邏輯器件FPGA來控

3、信號(hào)，一幀圖像需要傳送兩次，分別記為奇場(chǎng)圖像和制實(shí)時(shí)顯示系統(tǒng)，具有高集成度、高速、高可靠性、靈偶場(chǎng)圖像；視頻處理的對(duì)象是逐行排列的圖像信號(hào)，活的編程能力、全新的開發(fā)設(shè)計(jì)思想等特點(diǎn)，應(yīng)用這種因此必須等待一幀圖像（連續(xù)的奇、偶兩場(chǎng)信號(hào)）采器件及其支持的硬件描述語言從事電子系統(tǒng)的設(shè)計(jì)，它集完后，合成到一個(gè)圖像幀中才能進(jìn)行后續(xù)處理。利打破了軟硬件之間的屏障。本文給出了一款基于FPGA用SAA7113H的行、場(chǎng)同步信號(hào)，使用可編程邏輯器件的嵌入式實(shí)時(shí)視頻采集系統(tǒng)的設(shè)計(jì)方法，該系統(tǒng)可以廣FPGA構(gòu)建控制器，可將圖像數(shù)據(jù)寫入幀存儲(chǔ)器，解決泛應(yīng)用于公共安全的場(chǎng)所，如銀行、機(jī)場(chǎng)、車站、商場(chǎng)圖像的幀合

4、成問題。為了顯示部分提供連續(xù)的圖像信等。號(hào)，采用兩個(gè)圖像幀存儲(chǔ)器Ａ和Ｂ交替存儲(chǔ)的方式，來暫存采集到的圖像數(shù)據(jù)和需要處理的圖像數(shù)據(jù)，可實(shí)現(xiàn)1系統(tǒng)總體設(shè)計(jì)圖像的實(shí)時(shí)連續(xù)采集處理。整個(gè)硬件系統(tǒng)分為視頻采集模塊、TFTLCD顯示SAA7113H與FPGA之間的硬件接口如圖2.1所示。模塊、SRAM處理緩存模塊、串口通信模塊和電源模塊。經(jīng)過對(duì)要實(shí)現(xiàn)的功能和占用資源情況的分析，圖1系統(tǒng)總體結(jié)構(gòu)圖本系統(tǒng)FPGA芯片采用了Altera公司的CycloneI芯片(EP1C6T144C8)。該芯片采用TQFP封裝，具有144個(gè)管腳以及5980個(gè)邏輯單元。在QuartusII、ModelSim和圖2.1

5、SAA7113H與FPGA之間的硬件連接SynplifyPro等EDA軟件平臺(tái)下按照FPGA的設(shè)計(jì)流程對(duì)信息系統(tǒng)工程│2010.10.2030SYSPRACTICE系統(tǒng)實(shí)踐其中J4為視頻輸入端口，與高清攝像頭相連；L5、C31、Y2、C32和C33等元件構(gòu)成振蕩電路，為7113H提供24.567MHZ的時(shí)鐘參考；VP0~VP7為7113H解碼芯片的8位數(shù)據(jù)輸出總線，LCC為數(shù)據(jù)輸出時(shí)鐘，數(shù)據(jù)輸出頻率為27MHZ；RTC0為行同步信號(hào)輸出端，RTS0為場(chǎng)同步信號(hào)輸出端，RTS1則為奇、偶數(shù)場(chǎng)信號(hào)輸出，三者配合起來以確保圖像被還原時(shí)的顯示同步；7113H的初始化過程，由FPGA通過SC

6、L和SDA以I2C協(xié)議的通信方式配置完成。圖3.3RAM讀寫控制時(shí)序3軟件部分3.2RAM讀寫時(shí)序控制模塊為了解決視頻數(shù)據(jù)的采集輸入和顯示輸出速率的不3.1SAA7113H程序設(shè)計(jì)匹配問題，引入了高速RAM作為數(shù)據(jù)緩存。讀寫控制解碼芯片初始化模塊主要完成對(duì)解碼芯片模塊則是為了完成對(duì)視頻信號(hào)接收、存儲(chǔ)和輸出等進(jìn)行SAA7113H的初始化過程。初始化流程圖如圖3.1所示。時(shí)序控制。由于高速RAM的讀操作與寫操作不能同時(shí)進(jìn)初始化模塊有四個(gè)端口，分別為：CLK（系統(tǒng)時(shí)鐘輸入行，只能采用定時(shí)刷新的方式來實(shí)現(xiàn)讀寫控制，即在一線），SCL（I2C時(shí)鐘信號(hào)輸出線），SDA（I2C數(shù)據(jù)輸出次寫入完整

7、的一場(chǎng)數(shù)據(jù)過后再進(jìn)行讀RAM操作，這樣線）和INI_END（初始化結(jié)束信號(hào)輸出線）。SAA7113H便避免了時(shí)序混亂的情況發(fā)生。實(shí)際調(diào)試過程中，每接用I2C通信協(xié)議初始化時(shí)，通信速率要求在400Kbit/s以收到50場(chǎng)數(shù)據(jù)，寫入一幀，即每秒更新一次圖像信息。下。本次設(shè)計(jì)中，將50MHZ的系統(tǒng)時(shí)鐘進(jìn)行200分頻得到這樣做的缺點(diǎn)就是圖像更新速度過于緩慢，在圖像更新250K用于I2C通信時(shí)鐘。時(shí)，顯示無數(shù)據(jù)輸出或輸出固定值，這樣便產(chǎn)生了顯示屏幕閃爍。高速RAM的讀、寫控制時(shí)