移位寄存器設(shè)計verilog

ID:34107109

大?。?55.00 KB

頁數(shù):5頁

時間:2019-03-03

移位寄存器設(shè)計verilog_第1頁
移位寄存器設(shè)計verilog_第2頁
移位寄存器設(shè)計verilog_第3頁
移位寄存器設(shè)計verilog_第4頁
移位寄存器設(shè)計verilog_第5頁
資源描述:

《移位寄存器設(shè)計verilog》由會員上傳分享,免費在線閱讀,更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫。

1、電子科技大學(xué)ASIC課程設(shè)計報告一學(xué)號:201222240937姓名:周恒課題題目:移位寄存器設(shè)計2013年5月1.WriteandverifytheVerilogmodelsforthetwobasictypesofsynchronizercircuits(a,b)showninFig.1本電路實現(xiàn)是功能是一個兩位的移位寄存器。Asynch_in為輸入,Synch_out為輸出,clock是時鐘,reset為異步復(fù)位信號。電路a的verilog代碼為:modulesyn_a(inputAsynch_in,inputclock,inputreset,outputSynch_out)

2、;wiremeta;regQ1,Q2;assignmeta=Q1;assignSynch_out=Q2;always@(posedgeclockornegedgereset)beginif(!reset)beginQ1<=1'b0;Q2<=1'b0;endelsebeginQ1<=Asynch_in;Q2<=meta;endendendmodule驗證代碼:`timescale1ns/1psmodulesyn_a_test;regAsynch_in;regclock;regreset;wireSynch_out;always#50clock=~clock;initialbeginc

3、lock=1;reset=1;Asynch_in=1;#50reset=0;Asynch_in=0;#50reset=1;#50Asynch_in=1;#100Asynch_in=0;#200Asynch_in=1;#100Asynch_in=0;#100Asynch_in=1;#100Asynch_in=0;#100$stop;endsyn_aa(.Asynch_in(Asynch_in),.clock(clock),.reset(reset),.Synch_out(Synch_out));endmodule輸出波形:從輸出波形可以看出輸出比輸入延遲一個時鐘,電路功能正確。電路b

4、電路b的verilog代碼:modulesyn_b(inputAsynch_in,inputclock,inputreset,outputregSynch_out);wireClr,Clr_in;regq1,q2;always@(posedgeAsynch_inornegedgeClr)if(!Clr)q1<=1'b0;elseq1<=1'b1;always@(posedgeclockornegedgeClr)if(!Clr)q2<=1'b0;elseq2<=q1;always@(posedgeclockornegedgereset)if(!reset)Synch_out<=1'b

5、0;elseSynch_out<=q2;and(Clr_in,!Asynch_in,Synch_out);or(Clr,Clr_in,reset);endmodule驗證代碼:`timescale1ns/1psmodulesyn_b_test;regAsynch_in;regclock,reset;wireSynch_out;always#50clock=~clock;initialbeginclock=1;reset=1;Asynch_in=1;#30reset=0;#20Asynch_in=0;#50reset=1;#50Asynch_in=1;#100Asynch_in=0;

6、#200Asynch_in=1;#100Asynch_in=0;#100Asynch_in=1;#100Asynch_in=0;#100Asynch_in=1;#100reset=0;#50reset=1;#100Asynch_in=0;#200Asynch_in=1;#100Asynch_in=0;#100Asynch_in=1;#100Asynch_in=0;#100Asynch_in=1;#100$stop;endsyn_bb(.Asynch_in(Asynch_in),.clock(clock),.reset(reset),.Synch_out(Synch_out));en

7、dmodulemodelsim仿真波形:

當前文檔最多預(yù)覽五頁,下載文檔查看全文

此文檔下載收益歸作者所有

當前文檔最多預(yù)覽五頁,下載文檔查看全文
溫馨提示:
1. 部分包含數(shù)學(xué)公式或PPT動畫的文件,查看預(yù)覽時可能會顯示錯亂或異常,文件下載后無此問題,請放心下載。
2. 本文檔由用戶上傳,版權(quán)歸屬用戶,天天文庫負責(zé)整理代發(fā)布。如果您對本文檔版權(quán)有爭議請及時聯(lián)系客服。
3. 下載前請仔細閱讀文檔內(nèi)容,確認文檔內(nèi)容符合您的需求后進行下載,若出現(xiàn)內(nèi)容與標題不符可向本站投訴處理。
4. 下載文檔時可能由于網(wǎng)絡(luò)波動等原因無法下載或下載錯誤,付費完成后未能成功下載的用戶請聯(lián)系客服處理。
关闭