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《fpga_asic-基于fpga的快速位同步系統(tǒng)設計new》由會員上傳分享，免費在線閱讀，更多相關內(nèi)容在教育資源-天天文庫。
1、基于FPGA的快速位同步系統(tǒng)設計管立新（贛南師范學院電子信息學院江西贛州，341000）摘要：從時分復接系統(tǒng)對位同步系統(tǒng)的性能要求出發(fā)，提出了一種基于FPGA的快速位同步系統(tǒng)的設計方案，給出了位同步系統(tǒng)的實驗仿真，結果表明該系統(tǒng)有較快的位同步建立時間，節(jié)省了FPGA的耗用資源，系統(tǒng)工作穩(wěn)定、可靠。關鍵詞：位同步；同步建立時間；現(xiàn)場可編程門陣列；仿真中圖分類號：TP311；TN919文獻標識碼：AFastBitSynchronizationSystemDesignBasedonFPGAGUANLi-XinElectronicInformationScien
2、ceDepartmentOfGannanTeacher’sCollege，GanZhouJiangXi,341000,chinaAbstract:AccordingtotheperformancerequirementofbitsynchronizationinTimeDivisionMultiplexersystem,thepaperproposedamethodtodesignfastbitsynchronizationsystembasedonFPGA.Theimitationandexperimentofbitsynchronizationsys
3、temweregiven,experimentresultshows,thesystemcanbuildsynchronizationquickly,thecircuitworkstablyandreliable.Keywords:Bitsynchronization；SynchronizationBuildTime；FPGA；Imitation1引言在時分復接通信系統(tǒng)中，位同步是收、發(fā)兩端的時鐘頻率必須同頻、同相，這樣在接收端才能正確地判決發(fā)送端送來的每一個碼元。為了達到收、發(fā)端頻率同頻、同相，在設計傳輸碼型時，一般要考慮傳輸?shù)拇a型中應含有發(fā)送端的時鐘
4、頻率成分。這樣，接收端從接收到的信碼中提取出發(fā)端時鐘頻率來控制收端時鐘，即可實現(xiàn)位同步。相位誤差及同步建立時間是位同步系統(tǒng)兩大主要性能指標，本文在保證位同步系統(tǒng)取得較小相位誤差的前提下，提出一種基于FPGA技術的快速位同步系統(tǒng)設計方案。2數(shù)字鎖相原理數(shù)字鎖相是實現(xiàn)位同步的一種常用的方法，其原理框圖如圖1所示，由晶振、分頻器、相位比較器和控制器所組成。其中控制器包括圖中的扣除門、附加門和“或門”。晶振產(chǎn)生的信號經(jīng)整形電路變成周期性的脈沖，然后經(jīng)控制器再送入分頻器，輸出位同步脈沖。若接收碼元的速率為F(Baud)，則要求位同步脈沖的頻率為F(Hz)，晶振的振
5、蕩頻率要設計為N?F(Hz)，由晶振輸出經(jīng)整形得到重復頻率為N?F(Hz)的窄脈沖，經(jīng)扣除門、或門并N次分頻后得到重復頻率為F(Hz)位同步信號。位同步脈沖輸出與門a路相位N次分或扣除門（常開）整晶比較器頻器門形振附加門（常閉）超滯前后與b路脈脈門沖沖圖1數(shù)字鎖相原理框圖3位同步系統(tǒng)FPGA實現(xiàn)基于FPGA的位同步系統(tǒng)框圖如圖2所示，分頻寄存器實現(xiàn)相位比較器、控制器功能，根據(jù)相位比較器輸出結果控制分頻值大小，通過不斷修改可變模分頻器的分頻值，在功能上實現(xiàn)脈沖的扣除或添加。晶振可變模分頻器位同步脈沖輸出提修取改分分頻頻值值定時信息提取分頻寄存器圖2基于FP
6、GA的位同步系統(tǒng)框圖3.1定時信息提取對通信理論中的基帶信號頻譜分析可知，對于基帶信號，它若是隨機的二進制非歸零序列，則該信號本身不含位同步的定時信息。定時信息提取器由異或門和D觸發(fā)器構成，用來提取輸入信碼中的邊沿信息，相當于對非歸零碼進行微分，實現(xiàn)由非歸零碼向歸零碼的轉(zhuǎn)換。提取到的邊沿信息將作為分頻寄存器的時鐘信號，分頻寄存器在邊沿信息的控制下調(diào)整寄存器中的分頻值。3.2晶振與可變模分頻器設碼元速率為f，則本地高頻時鐘頻率為Nf，顯然選擇合適的本地高頻時鐘就是選擇合適的bb分頻比N，以POCSAG尋呼機為例，設f=2400bps，本地高頻時鐘為f=12
7、MHz，取分頻比boscN=f/f=5000，分頻值較大導致同步建立時間較長（最大同步建立時間為NT）且需用一個oscbb長為13位的計數(shù)器，占用資源較大，較好的做法是在可變模分頻器前先用一個固定分頻比為N的01分頻器，這里取N=50，這樣其后的分頻值N為100，只需一個7位長的計數(shù)器。采用兩級分0102頻的結果是在縮短了同步建立時間的同時也節(jié)省了FPGA資源?？勺兡７诸l器主要VHDL代碼如下：if(clk_240khz'eventandclk_240khz='1')thenif(q=0)thenq<=module_set;--修改分頻值elseq<=q
8、-'1';endif;if(q<49)thenbs_out<='1';--位同步
