便攜式高速數(shù)據(jù)采集與波形回現(xiàn)系統(tǒng)的設(shè)計與實現(xiàn)

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1、碩士學位論文題目:便攜式高速數(shù)據(jù)采集與波形回現(xiàn)系統(tǒng)的設(shè)計與實現(xiàn)研究生劉莎莎專業(yè)通信與信息系統(tǒng)指導教師張福洪教授完成日期2016年3月抗州電子科技大學學位論文原創(chuàng)性聲明巧使用授權(quán)說明原創(chuàng)性聲明本人鄭重聲明：所呈交的學位論文，是本人在導師的指導下，獨立進行研巧工作所取得的成果。除文中已經(jīng)注明引用的內(nèi)容外，本論文不含任何其他個人或集體已經(jīng)發(fā)表或撰寫過的作品或成果。對本文的硏究做出重要貢獻的個人和集體，均己在文中レッ明確方式標明。料若有不實之處一申諸學位論文與資，本人承擔切相關(guān)責任。‘論文作者簽名；４而巧曰期：年月義曰＾１學位論文使用授權(quán)說明本

2、人完全了解杭州電子科技大學關(guān)于保留和便用學位論文的規(guī)定，即；研究生在校攻讀學位期間論文工作的知識產(chǎn)權(quán)單位屬杭州電子腳技大學。本人保證畢業(yè)離校后，發(fā)表論文或使用論文工作成果時署名單位仍然為抗州電子科技大學。學校有枚保留送交論文的復印件，、允許查閱和借閱論文，縮印或其；學?？桑坠颊撐牡娜炕虿糠謨?nèi)容可Ｗ允許采用影印它復制手段保存論文。（巧密論文在解藍后遵守此規(guī)定）＞論文作者簽名：日ｃＨＡ巧日期：年；月［：＾（指導教師簽名：曰期卸月＞曰：２ｊ｜杭州電子科技大學碩士學位論文便攜式高速數(shù)據(jù)采集與波形回現(xiàn)系統(tǒng)的設(shè)計與實現(xiàn)研究生：劉莎莎指導教師：張福洪教

3、授2016年3月DissertationSubmittedtoHangzhouDianziUniversityFortheDegreeofMasterTheDesignandImplementationofPortableHigh-speedDataAcquisitionandWaveformReconstructionSystemCandidate:LiuShashaSupervisor:Prof.ZhangFuhongMarch，2016杭州電子科技大學碩士學位論文摘要隨著數(shù)字系統(tǒng)的飛速發(fā)展，超高速數(shù)據(jù)流已成為現(xiàn)代數(shù)字系統(tǒng)的一個主要特征。伴隨著信號頻率的不斷上升，數(shù)字系

4、統(tǒng)的前端就需要用到高速，甚至超高速的數(shù)據(jù)采集系統(tǒng)來對信號進行采樣以實現(xiàn)對信號的傳輸。隨著越來越多的應用場合，如野外作業(yè)場地和設(shè)備生產(chǎn)現(xiàn)場，希望在對信號進行采集后可以直接回現(xiàn)出原信號，以便直接對信號進行分析和觀察等，因此便攜式數(shù)據(jù)采集及波形回現(xiàn)系統(tǒng)就有了一定的發(fā)展空間。本論文設(shè)計并實現(xiàn)了一種硬件結(jié)構(gòu)簡單、穩(wěn)定性高、精度高、功耗低的高速數(shù)據(jù)采集及波形回現(xiàn)系統(tǒng)，包括硬件平臺的設(shè)計和VerilogHDL（VerilogHardwareDesignLanguage，Verilog硬件編程語言）語言編程。系統(tǒng)采用FPGA（FieldProgrammableGateArray，現(xiàn)場可編程

5、門陣列）+隨機等效采樣的結(jié)構(gòu)來實現(xiàn)，不僅能對高速信號進行采樣，還可直接重構(gòu)出被采樣信號。本文的主要研究內(nèi)容如下所述：首先對現(xiàn)有的數(shù)據(jù)采集方法進行分析，確定了系統(tǒng)的數(shù)據(jù)采集方案：采用實時采樣和隨機等效采樣結(jié)合的工作方式。當信號頻率較低時使用實時采樣，當信號頻率較高時使用隨機等效采樣。實時采樣可直接進行，無需對采樣數(shù)據(jù)進行額外的處理便可直接恢復出原信號；而隨機等效采樣則需要一定的觸發(fā)采樣過程和信號處理過程才可實現(xiàn)對原信號的重構(gòu)，因此本設(shè)計的研究重點將放在隨機等效采樣的實現(xiàn)上。對隨機等效采樣而言，使用中等采樣速率的AD（AnalogtoDigital，模數(shù)變換）芯片即可達到較高的

6、等效采樣率，這不僅減小了實現(xiàn)難度，還可避免使用GSPS級別采樣率的芯片，以免信號頻率過高，產(chǎn)生串擾、干擾、抖動等現(xiàn)象從而影響系統(tǒng)工作的穩(wěn)定性。隨后，對隨機等效采樣的兩個關(guān)鍵技術(shù)：短時間測量和波形重構(gòu)技術(shù)做了介紹。重點研究了現(xiàn)有的短時間測量方法，分析了其優(yōu)缺點，以便最終可與本設(shè)計使用的時間測量方法進行對比，突顯它的優(yōu)越性。其次根據(jù)制定好的數(shù)據(jù)采集方案設(shè)計了硬件平臺。采用FPGA作為系統(tǒng)的主控制器和運算器來協(xié)調(diào)各模塊的工作，完成對各模塊的控制及數(shù)據(jù)交換，同時實現(xiàn)隨機排序算法。分別以比較器、AD采樣芯片、DA（DigitaltoAnalog，數(shù)模變換）轉(zhuǎn)換芯片為核心完成了觸發(fā)電路

7、、模數(shù)轉(zhuǎn)換模塊和數(shù)模轉(zhuǎn)換模塊的電路設(shè)計。給出了系統(tǒng)電源模塊的詳細設(shè)計，講述了系統(tǒng)的PCB（Printedcircuitboard，印刷電路板）布局布線。然后將系統(tǒng)劃分為更具體的模塊，詳細介紹了各模塊的實現(xiàn)原理。以實現(xiàn)隨機等效采樣為主，使用VerilogHDL語言實現(xiàn)了模塊化的結(jié)構(gòu)，完成了觸發(fā)整形模塊、短時間測量模塊和波形重構(gòu)等模塊的編程。同時使用嵌入式邏輯分析儀SignalTapII對各模塊的重要信號進行分析，結(jié)合仿真結(jié)果來詳細講述各模塊的實現(xiàn)原理和實現(xiàn)過程。其中，短時間測量模塊通過使用一種新型時間測量方法——狀態(tài)