路由器中cicq交換結(jié)構(gòu)研究與fpga實現(xiàn)

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1、請；乂葦Ｓｏｕ化ＣｈｉｎａＵｎｉｖｅｒｓｉｔｏｆＴｅｃｈｎｏｌｏｙｇｙ碩±學(xué)位論文路由器中ＣＩＣＱ交換結(jié)構(gòu)研究與ＦＰＧＡ實現(xiàn)作者姓名郭?。墸墸崳妼W(xué)科專業(yè)微電子學(xué)與固體電子學(xué)指導(dǎo)教師蔡敏教授所在學(xué)院電子與信息學(xué)院論文提交日期２０１６年４月Ｊ－TheResearchandFPGAImplementationofCICQSwitchingfabricinRouterADissertationSubmittedfortheDegreeofMasterCandidate：GuojunSupervisor：Prof.CaiMinSouth

2、ChinaUniversityofTechnologyGuangzhou,China分類號：ＴＮ４學(xué)校代號：１０５６１學(xué)號：２０１３２０１０８１４２華南理工大學(xué)碩±學(xué)位論文？路由器中ＣＩＣＱ交換結(jié)構(gòu)研究與ＦＰＧＡ實現(xiàn)＊－作者姓名：郭?。壷笇?dǎo)教師姓名、職稱：蔡敏教授＾申請學(xué)位級別：工學(xué)碩±學(xué)科專業(yè)名稱：微電子學(xué)與固體電子學(xué)研究方向：集城電路設(shè)計與系統(tǒng)集成論文提交日期《年々月３舊論文答辯日期興八年巧《日學(xué)位授予單位：華南理工大學(xué)學(xué)位授予日期：年月曰答辯委員會成員：主虎委員：Ｉ一細刻發(fā)他輸Ｋ？Ｌ？－華南理工大學(xué)

3、學(xué)位論文原創(chuàng)性聲明本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨立進行研究所取得的研究成果。除了文中特別加標(biāo)注引用的內(nèi)容外，本論文不包含任何其它個人或集體已經(jīng)發(fā)表或撰寫的成果作品。對本文的研究做出重要貢獻的個人和集體，均已在文中明確方式標(biāo)明。本人完全意識到本聲明的法律后果由本人承擔(dān)。作者簽名、＾：日期；卸的日學(xué)位論文版權(quán)使用授權(quán)書本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，艮Ｐ：研究生在校攻讀學(xué)位期間論文王作的知識產(chǎn)權(quán)單位屬華南理工大學(xué)。學(xué)校有權(quán)保存并向國家有關(guān)部口或機構(gòu)送交論文的復(fù)印件和電子版，允許學(xué)位或論文被查閱（除在保密期內(nèi)

4、的保密論文外）；學(xué)校可Ｗ公布學(xué)位論文的全部文部分內(nèi)容，可允許采用影印、縮印或其它復(fù)制手段保存、匯編學(xué)位論。本人電子文檔的內(nèi)容和紙質(zhì)論文的內(nèi)容相一致。本學(xué)□位保論密文屬于：團，在年解密后適用本授權(quán)書。木保密，同意在校園網(wǎng)上發(fā)布，供校內(nèi)師生和與學(xué)校有共享協(xié)議的單位瀏覽；同意將本人學(xué)位論文提交中國學(xué)術(shù)期刊（光盤版）電子雜志社全文出版和編入ＣＮＫ上Ｉ《中國知識資源總庫》，傳播學(xué)位論文的全部或部分內(nèi)容。（請在Ｗ相應(yīng)方框內(nèi)打＂Ｖ＂）Ｊ作者簽名：日期：。／作各巧Ｗ指導(dǎo)教師簽名：日期；乂４＾為／巧瓜多摘要隨著互聯(lián)網(wǎng)應(yīng)用不斷擴大，互聯(lián)網(wǎng)承載的業(yè)務(wù)，已由過去單純

5、的數(shù)據(jù)業(yè)務(wù)向語言業(yè)務(wù)、視頻業(yè)務(wù)、游戲業(yè)務(wù)等多方向發(fā)展。網(wǎng)絡(luò)互連設(shè)備如核心路由器和大型交換機成為了互連網(wǎng)高速發(fā)展的關(guān)鍵設(shè)備。在交換機和路由器中，交換結(jié)構(gòu)是其核心單元，決定了網(wǎng)絡(luò)互連設(shè)備的性能。目前交換結(jié)構(gòu)及交換結(jié)構(gòu)的調(diào)度算法已成為熱門研究課題。本文分析了現(xiàn)有交換結(jié)構(gòu)的不足，采用APRR調(diào)度算法設(shè)計了帶緩存的交叉開關(guān)交換結(jié)構(gòu)（CICQ），設(shè)計了應(yīng)用于路由器的可自定義寄存器總線，在Xilinx公司的FPGA平臺上實現(xiàn)了該交換結(jié)構(gòu)和寄存器總線。在交換結(jié)構(gòu)輸入端，采用虛擬輸出隊列消除了隊頭阻塞，降低了報文丟包率。采用溫度計編碼和反溫度計編碼，設(shè)計了交換結(jié)構(gòu)的可編程優(yōu)先級仲裁器。采用APRR調(diào)度算法

6、提高了交換結(jié)構(gòu)在非均勻業(yè)務(wù)下吞吐率，應(yīng)用二級流水線調(diào)度機制，降低了報文的轉(zhuǎn)發(fā)時延?；赩irex-5芯片實現(xiàn)了8*8的帶緩存交叉開關(guān)交換結(jié)構(gòu)。仿真結(jié)果表明，報文可以按照端口信息在8us范圍內(nèi)從輸入端口轉(zhuǎn)發(fā)到輸出端口。FPGA綜合結(jié)果表明：該交換結(jié)構(gòu)消耗了26008個Slice寄存器，占了Virex-5芯片資源的31%,消耗了18632個LUT,占Virex-5芯片資源的22%，消耗了96個RAM/FIFO單元，占總資源的32%。采用了自定義的寄存器總線協(xié)議，設(shè)計了具有一位控制線和一位串行數(shù)據(jù)線的寄存器總線；對寄存器總線傳輸?shù)臄?shù)據(jù)采用了幀頭與幀尾校驗方式，提高了數(shù)據(jù)傳輸?shù)陌踩裕换赩ir

7、ex-5芯片實現(xiàn)了該寄存器總線。仿真結(jié)果表明，主控CPU能夠正確讀寫接口板路由表。FPGA綜合結(jié)果表明，該總線消耗的寄存器和查找表資源極少，不到芯片資源的1%。將CICQ交換結(jié)構(gòu)和自定義總線應(yīng)用于路由器中，并測試與分析了路由器的性能和功能。采用IXIA網(wǎng)絡(luò)分析儀，對路由器進行了交換容量、鏈路速率、報文轉(zhuǎn)發(fā)時延和丟包率的測試。測試結(jié)果表明：路由器交換容量大于10Gbps，鏈路速率大于1.5Gbps，-6轉(zhuǎn)發(fā)時延小于25us，丟包率小于