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1、Modelsim6.0使用教程2006.12 qq:535796211Modelsim簡介Modelsim仿真工具是Model公司開發(fā)的。它支持Verilog、VHDL以及他們的混合仿真，它可以將整個程序分步執(zhí)行，使設(shè)計者直接看到他的程序下一步要執(zhí)行的語句，而且在程序執(zhí)行的任何步驟任何時刻都可以查看任意變量的當(dāng)前值，可以在Dataflow窗口查看某一單元或模塊的輸入輸出的連續(xù)變化等，比Quartus自帶的仿真器功能強大的多，是目前業(yè)界最通用的仿真器之一。ModelSim分幾種不同的版本：SE、PE和OEM，其中 集成在Actel、Atmel、Altera、Xilinx以及Lattic
2、e等FPGA廠商設(shè)計工具中的均是其OEM版本。比如為Altera提供的OEM版本是ModelSim-Altera,為Xilinx提供的版本為ModelSimXE.SE版本為最高級版本,在功能和性能方面比OEM版本強很多,比如仿真速度方面,還支持PC、UNIX、LIUNX混合平臺.2為什么要學(xué)Modelsim?1.Modelsim是專業(yè)的HDL語言仿真器,比Quartus自帶的仿真器功能強大的多.2.Quartussimulator不支持Testbench,只支持波形文件.vwfvwf文件全稱是矢量波形文件(VectorWaveformFile)，是QuartusII中仿真輸入、計算、
3、輸出數(shù)據(jù)的載體。一般設(shè)計者建立波形文件時，需要自行建立復(fù)位、時鐘信號以及控制和輸入數(shù)據(jù)、輸出數(shù)據(jù)信號等。其中工作量最大的就是輸入數(shù)據(jù)的波形錄入。比如要仿真僅1KB的串行輸入數(shù)據(jù)量，則手工輸入信號的波形要畫8000個周期，不僅費時費力而且容易出錯怎樣入門?對于初學(xué)者，modelsim自帶的教程是一個很好的選擇，在Help->SEPDFDocumentation->Tutorial里面.它從簡單到復(fù)雜、從低級到高級詳細(xì)地講述了modelsim的各項功能的使用，簡單易懂。3Modelsim的安裝同許多其他軟件一樣，ModelsimSE同樣需要合法的License,通常我們用Kengen產(chǎn)生
4、license.dat。⑴解壓安裝工具包開始安裝，安裝時選擇Fullproduct安裝。當(dāng)出現(xiàn)InstallHardwareSecurityKeyDriver時選擇否。當(dāng)出現(xiàn)AddModelsimToPath選擇是。出現(xiàn)ModelsimLicenseWizard時選擇Close。⑵在C盤根目錄新建一個文件夾flexlm，用Keygen產(chǎn)生一個license.dat,然后復(fù)制到該文件夾下。⑶修改系統(tǒng)的環(huán)境變量。右鍵點擊桌面我的電腦圖標(biāo)，屬性->高級->環(huán)境變量->（系統(tǒng)變量）新建。按下圖所示內(nèi)容填寫，變量值內(nèi)如果已經(jīng)有別的路徑了，請用“；”將其與要填的路徑分開。LM_LICENSE_F
5、ILE=c:flexlmlicense.dat456使用Modelsim進(jìn)行仿真Modelsim運行方式有4種:用戶圖形界面模式交互式命令行模式不顯示modelsim的可視化界面,僅通過命令控制臺輸入的命令完成所有工作Tcl和宏模式編寫可執(zhí)行擴(kuò)展名為do或者tcl語法文件批處理模式其所有操作都在后臺進(jìn)行，用戶看不到modelsim的界面，也不需要交互式輸入命令。當(dāng)工程很大，文件比較多時，用批處理比較方便。直接運行批處理文件,在后臺調(diào)用modelsim,執(zhí)行modelsim的腳本文件*.do,完成操作注:http://www.elecn.net/electronic/76/elec
6、trical202060214186_1.html7仿真仿真分為功能仿真,門級仿真,時序仿真功能仿真(前仿真,代碼仿真)主旨在于驗證電路的功能是否符合設(shè)計要求，其特點是不考慮電路門延遲與線延遲，主要是驗證電路與理想情況是否一致。可綜合FPGA代碼是用RTL級代碼語言描述的，其輸入為RTL級代碼與Testbench.在設(shè)計的最初階段發(fā)現(xiàn)問題,可節(jié)省大量的精力門級仿真和時序列仿真(后仿真)使用綜合軟件綜合后生成的門級網(wǎng)表進(jìn)行仿真,不加入時延文件的仿真就是門級仿真.可以檢驗綜合后的功能是否滿足功能要求,其速度比功能仿真要慢,比時序仿真要快.在門級仿真的基礎(chǔ)上加入時延文件(.sdf)的仿真就
7、是時序仿真,比較真實地反映了邏輯的時延與功能.綜合考慮電路的路徑延遲與門延遲的影響，驗證電路能否在一定時序條件下滿足設(shè)計構(gòu)想的過程，是否存在時序違規(guī)8功能仿真功能仿真需要的文件1．設(shè)計HDL源代碼：可以使VHDL語言或Verilog語言。2．測試激勵代碼：根據(jù)設(shè)計要求輸入/輸出的激勵程序3．仿真模型/庫：根據(jù)設(shè)計內(nèi)調(diào)用的器件供應(yīng)商提供的模塊而定，如：FIFO、ADD_SUB等仿真步驟以4位計數(shù)器為例給出詳細(xì)步驟1.啟動modelsim軟件先在c盤建立文件夾
