ch6VerilogHDL語法與要素

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1、VerilogHDL語法與要素延邊大學(xué)工學(xué)院電子信息通信學(xué)科許一男VerilogHDL的注釋語句有兩種形式：（1）單行注釋。用符號(hào)“//”表示注釋的開始，從這個(gè)符號(hào)開始到本行的結(jié)束都被認(rèn)為是注釋，而且它只能注釋到本行結(jié)束。6.1VerilogHDL語言要素（注釋語句）2（2）多行注釋。以起始符“/*”開始，到終止符“*/”結(jié)束，可以跨越多行，在一對(duì)起始符與終止符之間的所有內(nèi)容都被認(rèn)為是注釋。注釋語句3標(biāo)識(shí)符是用戶定義的各種名稱，可以是模塊、端口、寄存器、線網(wǎng)、實(shí)例和程序塊等元素的名稱，比如語句“moduleadder;”就定義了一個(gè)標(biāo)識(shí)符adder，而語句“regabc;

2、”則定義了標(biāo)識(shí)符abc。標(biāo)識(shí)符可以是字母、數(shù)字和下劃線“_”等符號(hào)的任意組合序列，但首字符不能是數(shù)字，而且單個(gè)標(biāo)識(shí)符的總字符數(shù)不能多于1024。關(guān)鍵詞是語言的保留字，有其特定的和專有的語法作用，用戶不能再對(duì)這些關(guān)鍵詞做新的定義。VerilogHDL共有102個(gè)關(guān)鍵詞。注意：關(guān)鍵詞必須是小寫的，如“module”是關(guān)鍵詞，而“Module”不是。標(biāo)識(shí)符和關(guān)鍵詞4VerilogHDL提供了豐富的數(shù)據(jù)類型，本章把VerilogHDL的數(shù)據(jù)分為常量和變量兩類，并分別介紹其特點(diǎn)和使用方法。表達(dá)式是操作符、操作數(shù)和標(biāo)點(diǎn)符號(hào)序列，其目的是用來說明一個(gè)計(jì)算過程。程序中的大部分語句是由表達(dá)

3、式構(gòu)成的，因此表達(dá)式是VerilogHDL的重要部分。數(shù)據(jù)類型與表達(dá)式5在程序運(yùn)行過程中，其值不能被改變的量稱為常量。VerilogHDL有整型、實(shí)數(shù)型、字符串型3種常量。在整型或?qū)崝?shù)型常量的任意位置可以隨意插入下劃線“_”（但是不能當(dāng)作首符號(hào)），這些下劃線對(duì)數(shù)本身并沒有意義，但是當(dāng)數(shù)字很長時(shí)使用下劃線可以提高可讀性。6.2常量（constants)6VerilogHDL有4種基本值：0表示邏輯0或“假”；1表示邏輯1或“真”；x表示未知；z表示高阻。注意：x值和z值都是不分大小寫的，也就是說，值0x1z與值0X1Z相同。(盡量統(tǒng)一使用小寫)VerilogHDL的常量是由

4、以上這4種基本值組成的。7整型常量即整數(shù)，VerilogHDL的整數(shù)有兩種書寫格式：十進(jìn)制數(shù)格式,基數(shù)格式。（1）十進(jìn)制數(shù)格式是一個(gè)可以帶正負(fù)號(hào)的數(shù)字序列，代表一個(gè)有符號(hào)數(shù)，如下例：32//十進(jìn)制數(shù)32-15//十進(jìn)制數(shù)-15(1)整形常量8（2）基數(shù)格式的數(shù)通常是無符號(hào)數(shù)，形式如下：[size]'basevaluesize定義常量的位數(shù)（長度），這是可選項(xiàng)；base是基數(shù)，規(guī)定這個(gè)數(shù)據(jù)的進(jìn)制，可以是o或O（表示八進(jìn)制），b或B（表示二進(jìn)制），d或D（表示十進(jìn)制），h或H（表示十六進(jìn)制）之一；value是一個(gè)數(shù)字序列，其形式應(yīng)與base定義的形式相符。這個(gè)數(shù)字序列中出現(xiàn)的

5、值x和z以及十六進(jìn)制中的a～f不區(qū)分大小寫，“?”字符可以代替值z(mì)。9下面給出一些典型書寫方法，有正確的也有錯(cuò)誤的。5'O37//5位八進(jìn)制數(shù)4'D2//4位十進(jìn)制數(shù)4'B1x_01//4位二進(jìn)制數(shù)7'Hx//7位x(擴(kuò)展的x),即xxxxxxx4'hZ//4位z(擴(kuò)展的z),即zzzz2'h1?//2位十六進(jìn)制數(shù)，與2'h1z相同8'h2A//在位數(shù)和字符之間，以及基數(shù)和數(shù)值之間允許出現(xiàn)空格4'd-4//非法：數(shù)值不能為負(fù)3'b001//非法：'和基數(shù)b之間不允許出現(xiàn)空格(2+3)'b10//非法：位數(shù)不能夠?yàn)楸磉_(dá)式10如果沒有定義常量的位數(shù)，那么這個(gè)數(shù)的長度就是相應(yīng)值

6、的位數(shù)，例如：'o721//9位八進(jìn)制數(shù)'hAF//8位十六進(jìn)制數(shù)如果定義的長度大于數(shù)字序列的實(shí)際長度，通常在數(shù)據(jù)序列的高位（左側(cè)）補(bǔ)0。但是如果這個(gè)數(shù)字序列最左邊一位為x或z，就用x或z在左邊補(bǔ)位，例如：10'b10//左邊補(bǔ)0,000000001010'bx0x1//左邊補(bǔ)x,xxxxxxx0x1如果定義的長度小于數(shù)字序列的實(shí)際長度，這個(gè)數(shù)字序列最左邊超出的位將被截?cái)啵纾?'b1001_0011//與3'b011相等5'H0FFF//與5'H1F相等11在VerilogHDL中，實(shí)數(shù)就是浮點(diǎn)數(shù)，實(shí)數(shù)的定義方式有兩種：（1）十進(jìn)制格式，由數(shù)字和小數(shù)點(diǎn)組成（必須有小數(shù)

7、點(diǎn)），例如：2.05.67811572.120.12.//非法：小數(shù)點(diǎn)右側(cè)必須有數(shù)字(2)實(shí)數(shù)型常量122）指數(shù)格式，由數(shù)字和字符e（E）組成，e（E）的前面必須要有數(shù)字而且后面必須為整數(shù)，例如：23_5.1e2//其值為23510.0，忽略下劃線3.6E2//其值為360.0(e與E相同)5E－4//其值為0.000513字符串常量是由一對(duì)雙引號(hào)括起來的字符序列。出現(xiàn)在雙引號(hào)內(nèi)的任何字符（包括空格和下劃線）都將被作為字符串的一部分。如下例："INTERNALERROR“"REACHED－>HERE"http://空格出現(xiàn)在雙引號(hào)內(nèi)，所