EDA實(shí)驗(yàn)報(bào)告波形發(fā)生

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1、2009-2010第一學(xué)期北京工業(yè)大學(xué)實(shí)驗(yàn)學(xué)院EDA實(shí)驗(yàn)報(bào)告題目波形發(fā)生與嵌入式邏輯分析儀專(zhuān)業(yè)電子信息工程學(xué)號(hào)07521203姓名馬艷成績(jī)指導(dǎo)教師2009年12月6日9一實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)內(nèi)嵌式邏輯分析工具SignalTabII測(cè)試波形功能。達(dá)到檢驗(yàn)設(shè)計(jì)效果和提高分析設(shè)計(jì)過(guò)程的能力。二實(shí)驗(yàn)內(nèi)容與要求利用內(nèi)嵌式邏輯分析工具完成信號(hào)發(fā)生器設(shè)計(jì)及編譯、綜合、適配、仿真和硬件測(cè)試，能夠產(chǎn)生正弦波，方波，三角波，鋸齒波。三實(shí)驗(yàn)平臺(tái)（1）硬件：計(jì)算機(jī)、GX-SOC/SOPC-DEVLABCycloneIIEP2C35F672C8核心扳（2）軟件：QuartusII四實(shí)

2、驗(yàn)原理嵌入式邏輯分析儀主要分為硬件部分和軟件部分。硬件部分由待測(cè)設(shè)計(jì)（DUT），嵌入到FPGA中的ELAIP核、RAM存儲(chǔ)單元以及JTAG接口組成；軟件部分由用戶(hù)設(shè)計(jì)軟件和集成在其中的ELA在線調(diào)試軟件組成。五程序代碼---clkgen.vhdLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;useieee.std_logic_unsigned.all;ENTITYclkgenISPORT(clkin:INSTD_LOGIC;clkout:OUTSTD_LOGIC);END;ARCHITECTUREevenOFclkgen

3、ISconstantN:Integer:=16;SIGNALcoun:integerrange0toN;SIGNALclk1:STD_LOGIC;BEGINPROCESS(clkin)BEGINIF(clkin'EVENTANDclkin='1')THENIF(coun=N)THEN9coun<=0;clk1<=Notclk1;elsecoun<=coun+1;ENDIF;ENDIF;ENDPROCESS;clkout<=clk1;ENDeven;--方波libraryieee;useieee.std_logic_1164.all;useieee.s

4、td_logic_arith.all;useieee.std_logic_unsigned.all;entityfang2isport(clk:instd_logic;fd1:outstd_logic_vector(7downto0));end;ARCHITECTUREfangOFfang2ISSIGNALq:integerrange0to1;BEGINPROCESS(clk)BEGINIF(clk'EVENTANDclk='1')THENq<=q+1;ENDIF;ENDPROCESS;process(q)begincaseqiswhen0=>fd1

5、<="00000000";when1=>fd1<="11111111";whenothers=>null;endcase;endprocess;endarchitecture;--三角波libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitysanjisport(clk:instd_logic;9dd3:outstd_logic_vector(7downto0));end;architectureon

6、eofsanjisbeginprocess(clk)variablenum:std_logic_vector(7downto0);variableff:std_logic;beginif(clk'eventandclk='1')thenifff='0'thenifnum="11111000"thennum:="11111111";ff:='1';elsenum:=num+8;endif;elseifnum="00000111"thennum:="00000000";ff:='0';elsenum:=num-8;endif;endif;endif;dd

7、3<=num;endprocess;end;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;entityjvchi2isport(clk,up_down:instd_logic;dd2:outintegerrange255downto0);end;architectureoneofjvchi2issignald,temp:integerrange255downto0;beginprocess(clk)beginif(clk'eventandclk='1')theniftemp<198thentemp<=temp+2;el

8、setemp<=0;9endif;endif;endprocess;process(temp,up_down