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《三維集成電路堆疊硅通孔動(dòng)態(tài)功耗優(yōu)化》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫。
1、物理學(xué)報(bào)ActaPhys.Sin.Vol.64,No.2(2015)026601三維集成電路堆疊硅通孔動(dòng)態(tài)功耗優(yōu)化董剛y武文珊楊銀堂(西安電子科技大學(xué)微電子所,寬禁帶半導(dǎo)體材料與器件教育部重點(diǎn)實(shí)驗(yàn)室,西安710071)(2014年7月13日收到;2014年8月12日收到修改稿)三維集成電路堆疊硅通孔結(jié)構(gòu)具有良好的溫度和熱特性.提出了一種協(xié)同考慮延時(shí)、面積與最小孔徑的堆疊硅通孔動(dòng)態(tài)功耗優(yōu)化辦法.在提取單根硅通孔寄生電學(xué)參數(shù)的基礎(chǔ)上,分析了硅通孔的直徑對多層硅通孔的功耗與延時(shí)性能的影響,由此構(gòu)建了分層逐級(jí)縮減堆疊硅通孔結(jié)構(gòu),分析了硅通孔高度與氧化層厚度的影響.結(jié)果
2、表明,該模型可在犧牲少許延時(shí)的情況下顯著優(yōu)化動(dòng)態(tài)功耗,在允許犧牲延時(shí)5%的情況下,堆疊硅通孔的動(dòng)態(tài)功耗最多可減少19.52%.關(guān)鍵詞:三維集成電路,堆疊硅通孔,動(dòng)態(tài)功耗,延時(shí)PACS:66.30.–h,66.30.Qa,72.15.–v,84.30.–rDOI:10.7498/aps.64.026601綜合功耗傳輸網(wǎng)絡(luò)中TSV功耗與線長、電壓下降等1引言因素,提出了相應(yīng)的TSV拓?fù)渖煞椒?文獻(xiàn)[7]提出了一種針對I/O通道的TSV電容模型,并評近年來,集成電路的規(guī)模遵循著摩爾定律不斷估了不同三維結(jié)構(gòu)的TSV動(dòng)態(tài)功耗.文獻(xiàn)[8,9]分提高,然而隨著器件工藝進(jìn)入納
3、米級(jí),單純通過減析了時(shí)鐘網(wǎng)絡(luò)中TSV的影響.其中,文獻(xiàn)[8]討論小特征尺寸來提高集成度已經(jīng)很難實(shí)現(xiàn).三維集了多根TSV與單根TSV相比的優(yōu)勢以及負(fù)載電容成電路技術(shù)作為一種新的集成方案,通過硅通孔對功耗的影響.文獻(xiàn)[9]在考慮了器件物理效應(yīng)的(throughsiliconvia,TSV)在垂直方向上堆疊芯片前提下構(gòu)建了時(shí)鐘樹綜合中的TSV電熱耦合模型.來實(shí)現(xiàn)更高的集成度,并且可以實(shí)現(xiàn)異質(zhì)芯片集文獻(xiàn)[10]考慮了TSV之間的串?dāng)_引起的信號(hào)完整成.三維集成電路雖可大幅縮減芯片面積,但不可性問題以及相應(yīng)解決策略.避免地帶來功耗密度急劇增加以及芯片溫度的升在各種TSV的結(jié)
4、構(gòu)中,堆疊TSV結(jié)構(gòu)可以有高,進(jìn)而導(dǎo)致芯片性能下降[1].同時(shí),由于TSV所效改善三維集成電路的散熱特性,目前在電源分產(chǎn)生的額外面積也在一定程度上增加了整個(gè)芯片布和時(shí)鐘信號(hào)網(wǎng)絡(luò)中亦有采用[11;12].本文以堆疊的面積.隨著芯片層數(shù)的不斷增加,TSV功耗在整TSV的動(dòng)態(tài)功耗優(yōu)化為主要研究目標(biāo).首先,針個(gè)三維集成電路中所占比重越來越大,TSV布局對傳統(tǒng)TSV結(jié)構(gòu),在提取其寄生電學(xué)參數(shù)的基礎(chǔ)與功耗網(wǎng)絡(luò)的分配均會(huì)對系統(tǒng)性能產(chǎn)生影響,須協(xié)上,建立了用于估計(jì)TSV動(dòng)態(tài)功耗和延時(shí)的等效同考慮多層芯片中TSV的性能參數(shù)如延時(shí)、功耗和電路模型,進(jìn)一步分析了參數(shù)對動(dòng)態(tài)功耗和延時(shí)的
5、熱、面積的均衡問題[2;3].影響.其次,傳統(tǒng)的堆疊TSV采用均勻結(jié)構(gòu),我們?nèi)S集成電路中TSV功耗分析和優(yōu)化已成為根據(jù)TSV參數(shù)和其功耗及延時(shí)的依賴關(guān)系,構(gòu)造業(yè)界研究熱點(diǎn)之一[4
