通信集成總復(fù)習(xí)

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1、一、FPGA/CPLD簡(jiǎn)介：1、概念：FPGA（現(xiàn)場(chǎng)可編程邏輯器件）CPLD（復(fù)雜可編程邏輯器件）2、FPGA主要資源：（1）可編程邏輯單元：器件可實(shí)現(xiàn)數(shù)字電路的規(guī)模。（2）管腳數(shù)目（3）內(nèi)部RAM數(shù)：可用的RAM資源實(shí)現(xiàn)可用的存儲(chǔ)器。（4）IP核（復(fù)雜的IP在某些器件不能實(shí)現(xiàn)）：是一段具有特定電路功能的硬件描述語(yǔ)言程序，該程序與集成電路工藝無(wú)關(guān)，課移植到不同的半導(dǎo)體工藝中去生產(chǎn)集成電路芯片。（5）布線資源：可以連接不同的硬件單元，根據(jù)用途不同，布線資源的工藝、速度、驅(qū)動(dòng)能力都不同。包括：全局時(shí)鐘布線資源；速度快、抖動(dòng)延時(shí)小的長(zhǎng)線資源。3、設(shè)計(jì)流程（Quartus中）：（1）

2、電路設(shè)計(jì)與輸入（2）功能仿真（3）綜合優(yōu)化（4）綜合后仿真（5）實(shí)現(xiàn)與布局布線（6）時(shí)序仿真和驗(yàn)證（7）調(diào)試與加載配置4、FPGA/CPLD比較（性能與適用范圍）：FPGA規(guī)模大，邏輯復(fù)雜度高，實(shí)現(xiàn)復(fù)雜設(shè)計(jì)，成本高。項(xiàng)目FPGACPLD保密性一般保密性差好適用范圍復(fù)雜時(shí)序功能簡(jiǎn)單邏輯功能二、同步狀態(tài)機(jī)：1、概念：（有限狀態(tài)機(jī)FSM）是一個(gè)有向圖形，由一組節(jié)點(diǎn)和一組相應(yīng)的轉(zhuǎn)移函數(shù)組成，通過(guò)響應(yīng)一系列事件而“運(yùn)行”。具體采取的操作不僅取決于接收的事件，還取決于各事件的相對(duì)發(fā)生順序。2、分類(lèi)：①M(fèi)oore狀態(tài)機(jī)：輸出只和狀態(tài)有關(guān)，與輸入無(wú)關(guān)。②Mealy狀態(tài)機(jī)：輸出不僅和狀態(tài)有關(guān)而

3、且和輸入有關(guān)。3、結(jié)構(gòu)：組合與時(shí)序邏輯的組合：l寄存器用于存儲(chǔ)狀態(tài)；l組合電路用于狀態(tài)譯碼和產(chǎn)生輸出信號(hào)；l狀態(tài)機(jī)的下一個(gè)狀態(tài)和輸入信號(hào)、當(dāng)錢(qián)狀態(tài)有關(guān)。4、設(shè)計(jì)：（三段式）5、抽象出狀態(tài)轉(zhuǎn)移圖：三、數(shù)字電路設(shè)計(jì)中的基本概念：1、建立時(shí)間：指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。決定了觸發(fā)器之間的組合邏輯的最大延遲。保持時(shí)間：指在觸發(fā)器的時(shí)鐘上升沿到來(lái)后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。決定了……最小延遲。?對(duì)基本函數(shù)模型推導(dǎo)分析——與時(shí)鐘周期間定量關(guān)系（PPT例題）2、毛刺：（只會(huì)在時(shí)序仿真時(shí)出現(xiàn)）?產(chǎn)生原因：信號(hào)在FPGA中通過(guò)連線和邏輯單元時(shí)，有一定延時(shí)，高低電平轉(zhuǎn)換也

4、有延時(shí)。多路信號(hào)電平值發(fā)生變化時(shí)，組合邏輯的輸出有先后并不同時(shí)變化，會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，即為毛刺。?過(guò)濾處理：采用D觸發(fā)器，將異步轉(zhuǎn)換為同步電路。1、復(fù)位、置位：四、FPGA基本設(shè)計(jì)原則：1、概念：（1）面積：指一個(gè)設(shè)計(jì)所消耗FPGA/CPLD的邏輯資源數(shù)量，由器件攜帶可編程單元數(shù)目決定。對(duì)于FPGA可用所消耗的觸發(fā)器（FF）和查找表（LUT）來(lái)衡量，對(duì)于CPLD常用宏單元（MC）衡量。也常用設(shè)計(jì)所占用的等價(jià)邏輯門(mén)數(shù)來(lái)衡量設(shè)計(jì)所消耗FPGA/CPLD的邏輯資源數(shù)量。（2）速度：指設(shè)計(jì)在芯片上穩(wěn)定運(yùn)行時(shí)所能達(dá)到的最高頻率，這個(gè)頻率由設(shè)計(jì)的時(shí)序狀況決定。制約速度的瓶頸：2

5、、基本原則：（1）面積與速度的平衡互換原則：兩者對(duì)立統(tǒng)一，沖突時(shí)速度優(yōu)先。時(shí)序余量比較大，運(yùn)行頻率高，意味著設(shè)計(jì)的健壯性更強(qiáng)，整個(gè)系統(tǒng)質(zhì)量更有保證；設(shè)計(jì)消耗面積更小，則在單位芯片上實(shí)現(xiàn)的功能模塊更多，需要芯片數(shù)越少，成本降低。（2）硬件原則：硬件系統(tǒng)中各個(gè)單元的運(yùn)算獨(dú)立，信號(hào)流并行。系統(tǒng)行為建模方式：系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)（RTL）、邏輯級(jí)、門(mén)級(jí)、電路開(kāi)關(guān)級(jí)。（3）系統(tǒng)原則；（4）同步設(shè)計(jì)原則。五、思想方法一：1、乒乓操作：應(yīng)用于數(shù)據(jù)流控制。常用于流水線式算法，完成數(shù)據(jù)的無(wú)縫緩沖與處理。（1）基本原理（處理流程？）：（2）設(shè)計(jì)方法：（3）特點(diǎn)：l通過(guò)“輸入數(shù)據(jù)流選擇單元

6、”和“輸出數(shù)據(jù)流選擇單元”按節(jié)拍、互相配合的切換，將經(jīng)過(guò)緩沖的數(shù)據(jù)流沒(méi)有時(shí)間停頓的送到“數(shù)據(jù)流運(yùn)算處理模塊”，被運(yùn)算與處理。l可以節(jié)約緩沖區(qū)空間。l可以達(dá)到用低速模塊處理高速數(shù)據(jù)流的效果。2、流水線操作：指一種處理流程和順序操作的設(shè)計(jì)思想。（1）基本原理：如果某個(gè)設(shè)計(jì)的處理流程分為若干步驟，而且整體數(shù)據(jù)處理是“單流向”的，即沒(méi)有反饋或者迭代運(yùn)算，前一個(gè)步驟的輸出是下一個(gè)步驟的輸入，則可以考慮采用流水線設(shè)計(jì)方法提高系統(tǒng)的工作頻率。（2）設(shè)計(jì)方法：關(guān)鍵在整個(gè)設(shè)計(jì)時(shí)序的合理安排、前后級(jí)借口間數(shù)據(jù)流速的匹配。需統(tǒng)籌考慮各個(gè)操作步驟間的數(shù)據(jù)流量。之所以頻率高，是因?yàn)閺?fù)制了處理模塊。l若

7、前級(jí)操作時(shí)間=后級(jí)：前級(jí)輸出直接匯入后級(jí)輸入。l前級(jí)時(shí)間<后級(jí)：對(duì)前級(jí)輸出適當(dāng)緩存，再匯入后級(jí)，還需注意數(shù)據(jù)速率的匹配，防止后級(jí)數(shù)據(jù)溢出。l前級(jí)>后級(jí)：需通過(guò)邏輯復(fù)制、串并轉(zhuǎn)換等將數(shù)據(jù)流分流，或者在前級(jí)對(duì)數(shù)據(jù)采用存儲(chǔ)、后處理方式，否則會(huì)造成與后級(jí)處理節(jié)拍不匹配。（3）特點(diǎn)與要求：數(shù)據(jù)流在各個(gè)步驟的處理，從時(shí)間上看連續(xù)，若將每個(gè)操作步驟簡(jiǎn)化假設(shè)為通過(guò)一個(gè)D觸發(fā)器（就是用寄存器打一個(gè)節(jié)拍），那么流水線操作就類(lèi)似于一個(gè)移位寄存器組，數(shù)據(jù)流一次流經(jīng)D觸發(fā)器，完成每個(gè)步驟的操作。3、資源共享：（1）基本原理：將一