《驗(yàn)證技術(shù)概述》PPT課件

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1、驗(yàn)證技術(shù)概述內(nèi)容驗(yàn)證技術(shù)概述功能驗(yàn)證、等價(jià)性驗(yàn)證、靜態(tài)分析及物理檢查3.模擬4.形式驗(yàn)證5.驗(yàn)證方法學(xué)CellLibraryDesignRule.………...Spec.BehaviorHDLRTLHDLSynthesisNetlistPlacement&RoutingICLayoutFPGAAreaTimingPowerDFTSimulationandVerificationFPGACompiler自頂向下驗(yàn)證的重要性驗(yàn)證的重要性：占工程設(shè)計(jì)時(shí)間～70％，代碼總量～80％驗(yàn)證影響：產(chǎn)品的生命產(chǎn)品返工失去顧客成本……驗(yàn)證的目的及其本質(zhì)驗(yàn)證的目的：原始描述的正確性：

2、SPEC設(shè)計(jì)結(jié)果與原始描述的一致性設(shè)計(jì)結(jié)果是否符合設(shè)計(jì)規(guī)則驗(yàn)證的本質(zhì)：驗(yàn)證本質(zhì)上就是保證某種形式的轉(zhuǎn)換符合我們的期望，即保證設(shè)計(jì)正確的實(shí)現(xiàn)了規(guī)范所定義的功能和性能要求。芯片的設(shè)計(jì)規(guī)范(一般是一個(gè)文本文件)與其系統(tǒng)級(jí)模型（高級(jí)語言模型，如C模型）之間的等效通過比較系統(tǒng)級(jí)模型與HDL實(shí)現(xiàn)的輸出，可以在規(guī)范的系統(tǒng)級(jí)模型與其HDL實(shí)現(xiàn)之間建立等效關(guān)系。HDL實(shí)現(xiàn)與門級(jí)(綜合后的)之間通過應(yīng)用“邏輯等效性檢查”可以建立等效工程對(duì)驗(yàn)證的要求驗(yàn)證的完整性：只有充分接近全部功能得到驗(yàn)證，并達(dá)到功能覆蓋率的要求，才能對(duì)產(chǎn)品有信心。驗(yàn)證的自動(dòng)化：盡可能減少驗(yàn)證時(shí)間對(duì)產(chǎn)品產(chǎn)出時(shí)間的影

3、響，驗(yàn)證才是成功的，這需要EDA工具和先進(jìn)驗(yàn)證手段的支持。驗(yàn)證系統(tǒng)驗(yàn)證系統(tǒng)的組成：驗(yàn)證說明：描述目標(biāo)行為以及不希望出現(xiàn)之行為的設(shè)計(jì)規(guī)范（Specification）成品模型：環(huán)境模型：模型類別：硬件：prototype->仿真(Emulation)軟件：CorRTLCode->模擬(Simulation)混合：設(shè)計(jì)各階段驗(yàn)證的內(nèi)容前端設(shè)計(jì)：功能驗(yàn)證：代碼是否符合設(shè)計(jì)規(guī)范等價(jià)性驗(yàn)證：各層次的功能是否滿足原有功能規(guī)范后端設(shè)計(jì)：功能：門級(jí)仿真（后仿真）性能（setup、hold、驅(qū)動(dòng)）：靜態(tài)時(shí)序分析物理設(shè)計(jì)：規(guī)則檢查（designrulecheck）電氣規(guī)則檢查(ER

4、C)、設(shè)計(jì)規(guī)則檢查(DRC)、版圖對(duì)電路檢查（LVS)信號(hào)完整性、干擾、金屬遷移、噪聲……功能驗(yàn)證分類：目的性驗(yàn)證：目的是驗(yàn)證設(shè)計(jì)所試圖完成的功能在設(shè)計(jì)中已正確實(shí)現(xiàn)。最典型的情況是在抽象程度最高的層次完成，其最終結(jié)果是建立一套“黃金模型”，它可以在整個(gè)設(shè)計(jì)過程中作為設(shè)計(jì)細(xì)節(jié)的參考。等價(jià)性驗(yàn)證：目的是驗(yàn)證設(shè)計(jì)過程中產(chǎn)生的不同層次的設(shè)計(jì)結(jié)果功能是否符合“黃金模型”。目的性驗(yàn)證1.動(dòng)態(tài)模擬：將一組輸入激勵(lì)施加到設(shè)計(jì)模型上，使其工作運(yùn)行，并觀察模型的響應(yīng)。2.形式驗(yàn)證：用數(shù)學(xué)方法驗(yàn)證設(shè)計(jì)的功能，不需要驗(yàn)證測(cè)試向量。3.模擬－形式混合驗(yàn)證：混合驗(yàn)證取兩者之優(yōu)點(diǎn)，模擬能處理

5、的設(shè)計(jì)規(guī)模大，類型多，而形式驗(yàn)證具有完整性。4.軟/硬件協(xié)同驗(yàn)證：協(xié)同驗(yàn)證可以在硬件開發(fā)的同時(shí)，讓軟件在硬件模擬平臺(tái)上運(yùn)行，從而硬件和軟件可以同時(shí)調(diào)試，而不是串行進(jìn)行，大大縮短了產(chǎn)品的開發(fā)時(shí)間。目的性驗(yàn)證（續(xù)）5.仿真系統(tǒng)：專門設(shè)計(jì)的硬件和軟件系統(tǒng)，典型的是采用FPGA->與最終設(shè)計(jì)接近的仿真速度。6.樣機(jī)系統(tǒng)：系統(tǒng)測(cè)試、市場(chǎng)開發(fā)、演示(1)物理樣機(jī)：一種目標(biāo)設(shè)計(jì)的硬件替代品，它的運(yùn)行能夠“接近”目標(biāo)設(shè)計(jì)平臺(tái)的性能。與目標(biāo)系統(tǒng)速度相同的數(shù)量級(jí)，比仿真系統(tǒng)的速度快出許多。(2)虛擬樣機(jī)：一個(gè)虛擬樣機(jī)就是一個(gè)產(chǎn)品、一個(gè)元件或一個(gè)系統(tǒng)的計(jì)算機(jī)模擬模型。物理樣機(jī)Part

6、erre之FPGA驗(yàn)證平臺(tái)等價(jià)性驗(yàn)證1.動(dòng)態(tài)等價(jià)驗(yàn)證i)確定模擬：復(fù)用高層次模型開發(fā)的驗(yàn)證測(cè)試向量和測(cè)試程序ii)回歸測(cè)試：批處理模擬；自動(dòng)比較結(jié)果2.形式等價(jià)驗(yàn)證：完全的等價(jià)驗(yàn)證，如Formality－形式等價(jià)驗(yàn)證工具生成一個(gè)數(shù)據(jù)結(jié)構(gòu)并比較在相同的輸入模式下得出的輸出數(shù)值模式，如果這些輸出數(shù)值模式不相同，那么同一設(shè)計(jì)的兩種描述(如門級(jí)和RTL級(jí))就不是等價(jià)的。－組合等價(jià)檢驗(yàn)和時(shí)序等價(jià)檢驗(yàn)靜態(tài)分析驗(yàn)證1）Lint檢查：對(duì)設(shè)計(jì)代碼進(jìn)行靜態(tài)檢查，驗(yàn)證語法的正確性。Lint檢驗(yàn)對(duì)RTL設(shè)計(jì)代碼進(jìn)行靜態(tài)檢查，是在設(shè)計(jì)進(jìn)行綜合前的一種預(yù)處理，目的是消除代碼中的錯(cuò)誤，包括語

7、法、可綜合性、未初始化的變量、未支持的語言結(jié)構(gòu)、端口失配等。有些工具還能抽取FSM模型，檢測(cè)競(jìng)爭(zhēng)條件，檢查可測(cè)試性和可重用性規(guī)定的一些設(shè)計(jì)規(guī)則等。2）靜態(tài)時(shí)序分析每個(gè)存儲(chǔ)元件有時(shí)序要求，例如，建立時(shí)間、保持時(shí)間和各種延時(shí)。時(shí)序驗(yàn)證要確定電路時(shí)序是否滿足設(shè)計(jì)要求。物理驗(yàn)證物理驗(yàn)證就是通過檢驗(yàn)圖形設(shè)計(jì)的數(shù)據(jù)庫以確信物理實(shí)現(xiàn)確實(shí)是原始邏輯設(shè)計(jì)的正確表述。物理驗(yàn)證包括以下三個(gè)部分：電學(xué)規(guī)則檢查、設(shè)計(jì)規(guī)則檢查及版圖對(duì)電路檢查。標(biāo)準(zhǔn)的圖形數(shù)據(jù)庫形式是GDSII－數(shù)據(jù)流。物理驗(yàn)證（續(xù)）1)電氣規(guī)則檢查(ERC)：檢查是否違反電氣設(shè)計(jì)規(guī)則，包括未使用的輸出、浮空輸入、負(fù)載違例、

8、連接違例，如開路和短路等