《硬件結(jié)構(gòu)》PPT課件

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1、第二章DSP硬件結(jié)構(gòu)2.1DSP的通用硬件結(jié)構(gòu)2.2C5000的CPU2.3C5509的片內(nèi)資源2.4C5509的引腳及功能2.5硬件設(shè)計(jì)2.1DSP的通用硬件結(jié)構(gòu)DSP的硬件結(jié)構(gòu)，大體上與通用的微處理器相類似，由CPU、存儲器、總線、外設(shè)、接口、時鐘等部分組成，但又有其鮮明的特點(diǎn)。(1)馮·諾伊曼（VonNeuman）結(jié)構(gòu)該結(jié)構(gòu)采用單存儲空間，即程序指令和數(shù)據(jù)共用一個存儲空間，使用單一的地址和數(shù)據(jù)總線，取指令和取操作數(shù)都是通過一條總線分時進(jìn)行，如圖(a)所示。當(dāng)進(jìn)行高速運(yùn)算時，不但不能同時進(jìn)行取指令和取操作數(shù)，而

2、且還會造成數(shù)據(jù)傳輸通道的瓶頸現(xiàn)象，其工作速度較慢。1VonNeuman結(jié)構(gòu)與Harvard結(jié)構(gòu)(2)哈佛（Harvard）結(jié)構(gòu)和改進(jìn)的哈佛結(jié)構(gòu)哈佛（Harvardarchitecture）結(jié)構(gòu)采用雙存儲空間，程序存儲器和數(shù)據(jù)存儲器分開，大大地提高了數(shù)據(jù)處理能力和指令的執(zhí)行速度，非常適合于實(shí)時的數(shù)字信號處理。如圖(b)所示。為了進(jìn)一步提高信號處理效率，在哈佛結(jié)構(gòu)的基礎(chǔ)上又加以改進(jìn)，使程序存儲器和數(shù)據(jù)存儲器之間也可以進(jìn)行數(shù)據(jù)的傳送，稱為改進(jìn)的哈佛結(jié)構(gòu)(modifiedHarvardarchitecture)，如圖(c)

3、所示。2流水操作（pipeline）計(jì)算機(jī)執(zhí)行一條指令總要經(jīng)過取指、譯碼、取數(shù)、執(zhí)行運(yùn)算等步驟，需要若干個指令周期才能完成。流水線技術(shù)是將各指令的各個步驟重疊起來執(zhí)行，即第一條指令取指后，在譯碼時，第二條指令就取指；第一條指令取數(shù)時，第二條指令譯碼，而第三條指令就開始取指……，如下圖所示。時鐘取指令指令譯碼取操作數(shù)執(zhí)行指令T1T2T3T4NN-1N-2N-3N+1NN-1N-2N+2N+1NN-1N+3N+2N+1N3獨(dú)立的硬件乘法器在卷積、數(shù)字濾波、FFT、相關(guān)、矩陣運(yùn)算等算法中，都有?A（k）B（n—k）一類的

4、運(yùn)算，大量重復(fù)乘法和累加通用計(jì)算機(jī)的乘法用軟件實(shí)現(xiàn)，用若干個機(jī)器周期。DSP有硬件乘法器，用MAC指令（取數(shù)、乘法、累加）在單周期內(nèi)完成。4獨(dú)立的DMA總線和控制器有一組或多組獨(dú)立的DMA總線，與CPU的程序、數(shù)據(jù)總線并行工作，在不影響CPU工作的條件下，DMA速度目前已達(dá)800Mbyte/s5CPU通用微處理器的CPU由ALU和CU組成，其算術(shù)運(yùn)算和邏輯運(yùn)算通過軟件來實(shí)現(xiàn)，如加法需要10個機(jī)器周期，乘法是一系列的移位和加法，需要數(shù)十個機(jī)器周期。DSP的CPU設(shè)置硬件乘法器，可以在單周期內(nèi)完成乘法和累加6移位通用微

5、處理器的移位，每調(diào)用一次移位指令移動1-bitDSP可以在一個機(jī)器周期內(nèi)左移或右移多個bit，可以用來對數(shù)字定標(biāo)，使之放大或縮小，以保證精度和防止溢出；還可以用來作定點(diǎn)數(shù)和浮點(diǎn)數(shù)之間的轉(zhuǎn)換7溢出通用CPU中，溢出發(fā)生后，設(shè)置溢出標(biāo)志，不帶符號位時回繞，帶符號位時反相，帶來很大的誤差DSP把移位輸出的最高位（MSB）存放在一個位檢測狀態(tài)寄存器中，檢測到MSB=1時，就通知下一次會發(fā)生溢出，可以采取措施防止8數(shù)據(jù)地址發(fā)生器（DAG）在通用CPU中，數(shù)據(jù)地址的產(chǎn)生和數(shù)據(jù)的處理都由ALU來完成在DSP中，設(shè)置了專門的數(shù)據(jù)地

6、址發(fā)生器（實(shí)際上是專門的ALU），來產(chǎn)生所需要的數(shù)據(jù)地址，節(jié)省公共ALU的時間9外設(shè)（peripherals）時鐘發(fā)生器（振蕩器與PLL）定時器（Timer）軟件可編程等待狀態(tài)發(fā)生器通用I/O同步串口（SSP）與異步串口（ASP）JTAG掃描邏輯電路（IEEE1149.1標(biāo)準(zhǔn))便于對DSP作片上的在線仿真和多DSP條件下的調(diào)試JTAG（JointTestActionGroup）JTAG接口需要與IEEE1149.1標(biāo)準(zhǔn)給出的JTAG仿真器上給出的引腳一致，TI公司14腳JTAG仿真器的引腳如圖所示。13527911

7、13648101214TMSTDOTCK_RETTCKEMU0TRSTGNDnopin(key)GNDGNDGNDEMU1TDIPD（VCC）圖14腳仿真器引腳圖EMU0EMU1TRSTTDITMSTCK_RETTCKTDOTDITMSTRSTEMU1EMU0PDTCKTDOGNDGNDGNDGNDGNDDSP仿真器VCC13213711914VCCGND46581012DSP與JTAG仿真器連接圖6in或更短EMU0EMU1TRSTTDITMSTCK_RETTCKTDOTDITMSTRSTEMU1EMU0PDTC

8、KTDOGNDGNDGNDGNDGNDDSP仿真器VCC13213711914VCCGND46581012DSP與JTAG仿真器連接圖2大于6in2.2C5000的CPUTMS320C54xx的內(nèi)部硬件框圖程序總線（PB）傳送從程序存儲器來的指令代碼和立即數(shù)。三組數(shù)據(jù)總線（CB，DB和EB）連接各種元器件，如CPU、數(shù)據(jù)地址產(chǎn)生邏輯、程序地址產(chǎn)生邏輯，片內(nèi)外