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《《eda技術與verilog設計》第4章：quartusii集成開發(fā)工具》由會員上傳分享，免費在線閱讀，更多相關內容在教育資源-天天文庫。
1、第4章QuartusII集成開發(fā)工具基于QuartusII進行EDA設計開發(fā)的流程4.1QuartusII原理圖設計1.為本項工程設計建立文件夾2.輸入設計項目和存盤元件輸入對話框3.將設計項目設置成可調用的元件將所需元件全部調入原理圖編輯窗并連接好4.設計全加器頂層文件連接好的全加器原理圖f_adder.bdf5.將設計項目設置成工程和時序仿真f_adder.bdf工程設置窗5.將設計項目設置成工程和時序仿真加入本工程所有文件5.將設計項目設置成工程和時序仿真全加器工程f_adder的仿真波形4.2QuartusII的優(yōu)化設置1.Setting設置在QuartusII軟
2、件菜單欄中選擇“Assignments”中的“Setting…”就可打開一個設置控制對話框?？梢允褂肧etting對話框對工程、文件、參數等進行修改，還可設置編譯器、仿真器、時序分析、功耗分析等等。Settings對話框2.分析與綜合設置Analysis&SynthesisSettings項中包含有四個項目：VHDLInputVerilogHDLInputDefaultParametersSynthesisNetlistOptimization作為QuartusII的編譯模塊之一，Analysis&Synthesis包括QuarutsIIIntegratedSynthes
3、is集成綜合器，完全支持VHDL和VerilogHDL語言，并提供控制綜合過程的選項。支持Verilog-1995標準（IEEE標準1364-1995）和大多數Verilog-2001標準（IEEE1364-2001），還支持VHDL1987標準（IEEE標準1076-1987）和VHDL1993標準（IEEE標準1076-1993）。3.優(yōu)化布局布線Setting對話框的FitterSettings頁指定控制時序驅動編譯和編譯速度的選擇，如下圖所示。FitterSettings選項頁moreFitterSettings選項頁在CompilationReport中查看適配
4、結果在TimingClosureFloorplan中查看適配結果在ChipEditor中查看適配結果4.3QuartusII的時序分析全程編譯前時序條件設置界面“MoreSettings…”中的設置時序分析結果4-1基于QuartusII軟件，用D觸發(fā)器設計一個2分頻電路，并做波形仿真，在此基礎上，設計一個4分頻和8分頻電路，做波形仿真。。4-2基于QuartusII軟件，用7490設計一個能計時（12小時）、計分（60分）和計秒（60秒）的簡單數字鐘電路。設計過程如下：（1）先用QuartusII的原理圖輸入方式，用7490連接成包含進位輸出的模60的計數器，并進行仿真
5、，如果功能正確，則將其生成一個部件；（2）將7490連接成模12的計數器，進行仿真，如果功能正確，也將其生成一個部件；（3）將以上兩個部件連接成為簡單的數字鐘電路，能計時、計分和計秒，計滿12小時后系統(tǒng)清0重新開始計時。（4）在實現(xiàn)上述功能的基礎上可以進一步增加其它功能，比如校時功能，能隨意調整小時、分鐘信號，增加整點報時功能等。習題4-3基于QuartusII軟件，用74161設計一個模99的計數器，個位和十位都采用8421BCD碼的編碼方式設計，分別用置0和置1兩種方法實現(xiàn)，完成原理圖設計輸入、編譯、仿真和下載整個過程。4-4基于QuartusII軟件，用7490設計
6、一個模71計數器，個位和十位都采用8421BCD碼的編碼方式設計，完成原理圖設計輸入、編譯、仿真和下載整個過程。4-5基于QuartusII，用74283（4位二進制全加器）設計實現(xiàn)一個8位全加器，并進行綜合和仿真，查看綜合結果和仿真結果。習題4-6基于QuartusII，用74194（4位雙向移位寄存器）設計一個“00011101”序列產生器電路，進行編譯和仿真，查看仿真結果。4-7基于QuartusII軟件，用D觸發(fā)器和適當的門電路實現(xiàn)一個輸出長度為15的m序列產生器，進行編譯和仿真，查看仿真結果。習題
