XILINX ISE 14.1設(shè)計(jì)教程

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1、傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)流程設(shè)計(jì)目標(biāo)人工給出真值表人工化簡(jiǎn)卡諾圖得到最簡(jiǎn)表達(dá)式人工使用LSI電路實(shí)現(xiàn)系統(tǒng)調(diào)試和驗(yàn)證現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)流程設(shè)計(jì)目標(biāo)設(shè)計(jì)輸入功能級(jí)仿真邏輯綜合時(shí)序仿真系統(tǒng)調(diào)試與驗(yàn)證entitylab1isport(a,b,c:instd_logic;y:outstd_logic);endlab1;architecturertloflab1isbeginy<=aor(candb);endrtl;綜合后仿真轉(zhuǎn)換(Translate)轉(zhuǎn)換(Translate)映射(Map)適配(Fit)布局和布線(PAR)設(shè)計(jì)下載CPLD設(shè)計(jì)FPGA設(shè)計(jì)實(shí)現(xiàn)CLBCLBCLBCLB配置文件加載后，

2、用示波器、邏輯分析儀、軟件程序觀察計(jì)算機(jī)自動(dòng)完成時(shí)序收斂ISE13.1集成開(kāi)發(fā)環(huán)境介紹--主界面介紹源文件窗口處理子窗口腳本子窗口工作區(qū)子窗口基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程--一個(gè)數(shù)字系統(tǒng)的設(shè)計(jì)原理外部50MHz時(shí)鐘分頻器生成電路1Hz時(shí)鐘3位的計(jì)數(shù)器送給三個(gè)燈顯示計(jì)數(shù)的值基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程--設(shè)計(jì)內(nèi)容使用ISE13.1完成一個(gè)數(shù)字系統(tǒng)的設(shè)計(jì)，其內(nèi)容包括：工程的建立；三位計(jì)數(shù)器的設(shè)計(jì)；設(shè)計(jì)綜合和查看綜合結(jié)果；三位計(jì)數(shù)器設(shè)計(jì)仿真；分頻器的設(shè)計(jì)；用戶約束的添加和設(shè)計(jì)實(shí)現(xiàn)；布局布線結(jié)果的查看；設(shè)計(jì)下載到FPGA芯片PROM文件的生成和下載到PROM中基于VHDL語(yǔ)言的

3、ISE設(shè)計(jì)流程--啟動(dòng)ISE13.1軟件點(diǎn)擊此處方法1：在開(kāi)始菜單下找到ISE的啟動(dòng)圖標(biāo)方法2：在桌面上找到ISE圖標(biāo)，點(diǎn)擊該圖標(biāo)啟動(dòng)ISE13.1軟件基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程--新建工程點(diǎn)擊NewProject…基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程--新建工程輸入工程名字：counter工程所在的目錄點(diǎn)擊“Next”按紐基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程--新建工程產(chǎn)品范圍(productcategory)芯片的系列(Family)具體的芯片型號(hào)(Device)封裝類型（Package）速度信息（speed）綜合工具（SynthesisTool)仿真工具（Simulator

4、）喜歡的語(yǔ)言（VHDL/Verilog）點(diǎn)擊“Next”按鈕基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程--創(chuàng)建一個(gè)新工程點(diǎn)擊“Finish”按鈕基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程--創(chuàng)建一個(gè)新工程工程名器件名字生成了空的工程框架基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程--創(chuàng)建一個(gè)新的設(shè)計(jì)文件選中器件名字，點(diǎn)擊鼠標(biāo)右鍵選中NewSource…基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程--創(chuàng)建一個(gè)新的設(shè)計(jì)文件塊存儲(chǔ)器映像文件在線邏輯分析儀Chipscope定義和連接文件實(shí)現(xiàn)約束文件IP生成向?qū)Т鎯?chǔ)器文件原理圖文件用戶文檔文件Verilog模塊模板文件Verilog測(cè)試平臺(tái)模板文件VHDL模塊模板文件VHDL庫(kù)模

5、板文件VHDL包模板文件VHDL測(cè)試平臺(tái)模板文件片上系統(tǒng)設(shè)計(jì)向?qū)Щ赩HDL語(yǔ)言的ISE設(shè)計(jì)流程--創(chuàng)建一個(gè)新的設(shè)計(jì)文件選擇VHDLModule輸入”top”作為VHDL模塊的名字點(diǎn)擊“Next”按鈕基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程--創(chuàng)建一個(gè)新的設(shè)計(jì)文件點(diǎn)擊“Next”按鈕基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程--創(chuàng)建一個(gè)新的設(shè)計(jì)文件點(diǎn)擊“Next”按鈕設(shè)計(jì)總結(jié)基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程--創(chuàng)建一個(gè)新的設(shè)計(jì)文件生成的top.vhd文件添加代碼到top.vhd文件中基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程--創(chuàng)建一個(gè)新的設(shè)計(jì)文件此處添加兩條庫(kù)調(diào)用語(yǔ)句基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程--

6、創(chuàng)建一個(gè)新的設(shè)計(jì)文件此處添加端口聲明語(yǔ)句基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程--創(chuàng)建一個(gè)新的設(shè)計(jì)文件此處添加一行內(nèi)部信號(hào)量聲明語(yǔ)句3位8進(jìn)制計(jì)數(shù)器模塊添加信號(hào)連接下一步對(duì)該模塊進(jìn)行綜合基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程--對(duì)該設(shè)計(jì)文件進(jìn)行綜合行為級(jí)綜合可以自動(dòng)將系統(tǒng)直接從行為級(jí)描述綜合為寄存器傳輸級(jí)描述。行為級(jí)綜合的輸入為系統(tǒng)的行為級(jí)描述，輸出為寄存器傳輸級(jí)描述的數(shù)據(jù)通路。行為級(jí)綜合工具可以讓設(shè)計(jì)者從更加接近系統(tǒng)概念模型的角度來(lái)設(shè)計(jì)系統(tǒng)。同時(shí)，行為級(jí)綜合工具能讓設(shè)計(jì)者對(duì)于最終設(shè)計(jì)電路的面積、性能、功耗以及可測(cè)性進(jìn)行很方便地優(yōu)化。行為級(jí)綜合所需要完成的任務(wù)從廣義上來(lái)說(shuō)可以分為分配、調(diào)度

7、以及綁定?；赩HDL語(yǔ)言的ISE設(shè)計(jì)流程--對(duì)該設(shè)計(jì)文件進(jìn)行綜合在ISE的主界面的處理子窗口的synthesis的工具可以完成下面的任務(wù)：查看RTL原理圖（ViewRTLschematic）查看技術(shù)原理圖（ViewTechnologySchematic）檢查語(yǔ)法（CheckSyntax）產(chǎn)生綜合后仿真模型（GeneratePost-SynthesisSimulationModel）。選中該選項(xiàng)并將其展開(kāi)基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程--對(duì)該設(shè)計(jì)文件進(jìn)行綜合選中top.vhd文件鼠標(biāo)雙擊該