基于雷達(dá)信號(hào)的高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)

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1、基于雷達(dá)信號(hào)的高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)于洪閆曉燕（瓊州大學(xué)物理系，海南省五指山市）摘要：本文介紹了一種基于雷達(dá)信號(hào)的高速數(shù)據(jù)采集的方法，從系統(tǒng)的硬件設(shè)計(jì)，電路實(shí)現(xiàn)以及它的工作時(shí)序幾個(gè)方面來說明了系統(tǒng)是如何進(jìn)行工作的。文章從系統(tǒng)的要求出發(fā)介紹了整個(gè)系統(tǒng)的總體的設(shè)計(jì)方案及其原理，并詳細(xì)描述了FPGA的配置過程。關(guān)鍵詞：高速數(shù)據(jù)采集FPGA中圖分類號(hào)：TN707文獻(xiàn)標(biāo)識(shí)碼：BTheDesignofTheHigh-speeddatacollectingsystemtolodorsignalYuHongYanXiaoyan(Depa

2、rtmentofphysics,QiongZhouUnivorsity,WuxhishanHainan572200,China)AbstractThehigh-speedcollectingsystemtoladorsignalisintroducedinthepaper.Thehardwareconstitution,circuitrealizationandofworkingofthesystemareintroducedinthepaper.INthispaper,thewantedofthesystemisana

3、lyzed,andthedesignsubjectandprincipleofthesystemisintroduced,andtheofFPGAisdescribedindetail.KeywordsHigh-speeddatacollectingFPGA1概述隨著對(duì)雷達(dá)、航空航天、通訊等領(lǐng)域的研究的不斷深入，工程師們需要得到一些更加實(shí)時(shí)、完整的現(xiàn)場(chǎng)數(shù)據(jù)。比如說導(dǎo)彈攔截系統(tǒng)，從發(fā)現(xiàn)目標(biāo)開始，就必須對(duì)預(yù)警系統(tǒng)得到的數(shù)據(jù)進(jìn)行現(xiàn)場(chǎng)采集并且實(shí)時(shí)進(jìn)行處理來跟蹤目標(biāo)，通過計(jì)算得到的數(shù)據(jù)來引導(dǎo)攔截導(dǎo)彈攔截目標(biāo)，這樣就需要有一個(gè)高速的

4、數(shù)據(jù)采集以及處理系統(tǒng)。文章中介紹了的是一種比較實(shí)用的高速數(shù)據(jù)采集的方法。系統(tǒng)要求我們采集8路模擬信號(hào)，并且采集的模擬信號(hào)的數(shù)據(jù)峰值總的速率可以達(dá)到480MSPS，如果直接采集需要速度很高的ADC，并且我們無法找到一種存儲(chǔ)器的速度可以與此相匹配。所以在設(shè)計(jì)過程中我們采用8路模擬信號(hào)分別采集的方法，這樣每個(gè)通道的峰值采樣率為60MSPS，這樣的話不僅可以大大降低設(shè)計(jì)的難度而且可以提高采集的精度。2總體設(shè)計(jì)方案信號(hào)采集的核心是模數(shù)轉(zhuǎn)換技術(shù)。模數(shù)轉(zhuǎn)換包括采樣、保持、量化和編程四個(gè)過程。由于本系統(tǒng)的時(shí)鐘頻率為60MHz，分辨率要求

5、又較高，所以積分型、閃爍型、逐次逼近型等都無法適用于本次設(shè)計(jì)中，在本次設(shè)計(jì)中，采用了ADI公司生產(chǎn)的AD9432轉(zhuǎn)換器。它是單片的、12位精度的并且具有105MSPS的高速模數(shù)轉(zhuǎn)換器，另外片內(nèi)還集成了高性能的采樣保持放大器和參考電壓源，還具有較低的功耗和較高的信噪比。系統(tǒng)中我們是對(duì)8路信號(hào)分別進(jìn)行采集的，文章中我們以兩路信號(hào)為例來說明整個(gè)系統(tǒng)的工作過程。如圖1所示是其中兩路信號(hào)的原理組成框圖。1DCDC供電模塊模擬信號(hào)數(shù)據(jù)總線隔離變AD轉(zhuǎn)換器1G的FLASH高速FIFO中心邏壓器AD943272V17160輯控制控制總線

6、存儲(chǔ)器陣列模擬信號(hào)數(shù)據(jù)總線1G的FLASH隔離變AD轉(zhuǎn)換器高速FIFO中心邏72V17160輯控制控制總線存儲(chǔ)器陣列壓器AD9432DCDC供電模塊圖1高速數(shù)據(jù)采集組成框圖其中，隔離變壓器主要完成對(duì)模擬信號(hào)的隔離措施；AD采集模塊主要完成對(duì)模擬信號(hào)的采集，數(shù)模的轉(zhuǎn)換；FIFO緩沖模塊用來實(shí)現(xiàn)高速數(shù)據(jù)采集和比較低速的數(shù)據(jù)寫入之間的匹配；中心邏輯控制完成所有模塊之間的時(shí)序的控制。AD轉(zhuǎn)換器的工作狀態(tài)是通過邏輯控制模塊FPGA生成的時(shí)鐘信號(hào)來控制的，系統(tǒng)處于采集工作時(shí)，AD轉(zhuǎn)換器和FPGA都被賦予同步的60M時(shí)鐘信號(hào)，使得系統(tǒng)

7、在此時(shí)鐘信號(hào)下，進(jìn)行60Msps采樣率的模數(shù)轉(zhuǎn)換。由于高速AD轉(zhuǎn)換器在最高采樣率下，為了保證采樣的精度，要求時(shí)鐘信號(hào)波形沿的陡峭程度比較好，所以設(shè)計(jì)中為了解決這一問題我們采用MC10EL16差分驅(qū)動(dòng)器來給AD提供時(shí)鐘信號(hào)。針對(duì)高速數(shù)據(jù)與存儲(chǔ)器寫入速度較慢之間的不一致，本系統(tǒng)采用FIFO數(shù)據(jù)緩沖模塊來實(shí)現(xiàn)他們之間速度的匹配。經(jīng)過計(jì)算可以知道在一個(gè)周期內(nèi)需要采集的數(shù)據(jù)量為9000Byte，所以我們選用了ADI公司生產(chǎn)的IDT72V17160，它是一個(gè)16位的16K的高速FIFO，最高可以達(dá)到100MHz。模擬信號(hào)經(jīng)過隔離變壓

8、器隔離，由AD9432采集以后，送入高速FIFO中，由FIFO進(jìn)行緩存，然后把所采集的數(shù)據(jù)按照高8位、低8位的順序送入存儲(chǔ)器陣列進(jìn)行存儲(chǔ)。整個(gè)系統(tǒng)的邏輯控制我們用FPGA來實(shí)現(xiàn)，我們采用的是Xilinx公司的Spartan-IIE系列的XC2S50E。由于其豐富的門陣列資源，可以實(shí)現(xiàn)復(fù)雜的邏輯控制。我們可以看出，F(xiàn)P