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1、高速LVDS信號接收及基于FPGA的串并轉(zhuǎn)換的設(shè)計摘要主耍介紹高速LVDS差分信號轉(zhuǎn)單端信號接收模塊的設(shè)計，通過TI公司的SN65LVDS386芯片，接收差分信號并轉(zhuǎn)換為單端信號，并基于FPGA實現(xiàn)串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)?！娟P(guān)鍵詞】LVDS信號接收FPGA串并轉(zhuǎn)換1引言隨著信息技術(shù)的發(fā)展，數(shù)據(jù)量越來越大。低壓差分信號傳輸技術(shù)(LowVoltageDifferentialSignaling,LVDS)是一種滿足當(dāng)今高速數(shù)據(jù)傳輸應(yīng)用的新型技術(shù),它使得信號能在差分PCB線對或平衡電纜上以幾白兆bps的速率傳輸，其低壓幅和低電流驅(qū)動輸出實現(xiàn)了低噪聲和低
2、功耗。在后端需要CMOS數(shù)字信號或者其他單端信號時，需要？2?耒中藕拋?換為單端信號，LVDS差分信號接收模塊的設(shè)計非常重要，信號質(zhì)量的接收直接影響整個系統(tǒng)的穩(wěn)定性，因此需要設(shè)計可靠的信號接收電路將LVDS差分信號轉(zhuǎn)換為單端信號。FPGA(Fie1d~Programmab1eGateArray),即現(xiàn)場可編程陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域屮的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。以VHDL等硬件描述語言所完成的電路
3、設(shè)計，可以經(jīng)過綜合和布局，快速的燒寫至FPGA±進行測試，是現(xiàn)代IC設(shè)計驗證的技術(shù)主流。系統(tǒng)設(shè)計師可以根據(jù)需要通過可編程的連接把FPGA內(nèi)部的邏輯塊連接起來，一個出廠后的成品FPGA邏輯塊和連接可以按照設(shè)計者的意圖而改變，所以FPGA可以完成所需要的邏輯功能。在本文中通過FPGA編程，可以實現(xiàn)高速信號的串并轉(zhuǎn)換。2工作原理2.1LVDS接口簡介LVDS接口又稱RS-644總線接口，是20世紀(jì)90年代出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術(shù)。LVDS即低電壓差分信號，該技術(shù)的核心是采用較低的電壓擺幅高速差動傳輸數(shù)據(jù)，可實現(xiàn)點對點或一點對多點的連接，具有低功耗
4、、低誤碼率、低串?dāng)_和低輻射等特點，在對信號完整性、低抖動及共模特性要求較高的系統(tǒng)中得到了廣泛應(yīng)用。LVDS具有許多優(yōu)點：（1）終端適配容易；（2）功耗低；（3）具有fa訂-safe特性確?？煽啃?；（4）成本低；（5）傳送速度高。2.2芯片簡介LVDS信號有更低的共模噪聲和共模抑制。若直接在LVDS信號中取單端信號，則取得的單端信號中可能仍然包含一定的共模噪聲。此單端信號在經(jīng)過系統(tǒng)后續(xù)放大電路的放大處理后，噪聲更為明顯。因為直接在LVDS信號中取的單端信號的幅值不高，需要后端放大電路更高的增益，增加了系統(tǒng)設(shè)計的難度。SN65LVDS386是德州儀
5、器公司一款16通道LVDS接收器。此款LVDS接收器芯片的性能達到甚至超出了ANSITIA/EIA-644標(biāo)準(zhǔn)的要求，芯片設(shè)計的信號速度可達630Mbps,此芯片使用3.3V單電源供電，典型的傳輸延遲為2.6nso具有fail-safe功能，即當(dāng)芯片引腳對上沒有差分信號輸入出現(xiàn)或者輸入很小時，這種往往出現(xiàn)在輸入為高阻態(tài)或者輸入線纜沒有連接好的狀態(tài)時，當(dāng)這種情況發(fā)生時，LVDS信號接收器將輸入信號對的每個引腳都通過300k歐姆的電阻拉高到Vcc電平附近。fail-safe特點是：使用一個與門將輸入信號保持到門限2.3V上，不管輸入差分電壓是多少，
6、都使得輸出保持為高電平。其真值表如圖1所示。2.3Altera公司的FPGA芯片介紹Altera公司的FPGA設(shè)計開發(fā)技術(shù)在業(yè)內(nèi)首屈一指，相對于其他公司來說有一定的優(yōu)勢，其產(chǎn)品應(yīng)用也十分廣泛。Altera公司的FPGA分為兩大類，一種是cyclone系列的FPGA,側(cè)重于高性價比應(yīng)用，容量中等，性能滿足一般的邏輯設(shè)計耍求。還有一種是側(cè)重于高性能應(yīng)用，容量大，性能滿足各類高端應(yīng)用，如Stratix系列。根據(jù)我們實際的應(yīng)用情況，結(jié)合性價比考慮，決定采用Cyclonell系列的FPGA。CyclonellFPGA器件擴展了低成本FPGA的密度，最多達
7、68416個邏輯單元（LE）和1.1M比特的嵌入式存儲器，其內(nèi)部的邏輯資源可以用來實現(xiàn)復(fù)雜的應(yīng)用。本設(shè)計選擇的EP2C8T144C8是該系列的一款典型產(chǎn)品，接口支持差分I/O,LVDS標(biāo)準(zhǔn)支持接收端最高805Mbps數(shù)據(jù)速率，發(fā)送端最高622Mbps；支持各種單端I/O標(biāo)準(zhǔn)，如當(dāng)前系統(tǒng)中常用的LVTTL、LVCOMS>SSTL、HSTL、PCI和PCI-X標(biāo)準(zhǔn)。3硬件設(shè)計2.1電路組成LVDS差分接收串并轉(zhuǎn)換模塊框圖如圖2所示。3.2工作原理本設(shè)計中前端輸入的數(shù)據(jù)信號為16位串行LVDS信號，在時鐘CLK的控制下，高8位數(shù)據(jù)MSB和低8位數(shù)據(jù)L
8、SB連續(xù)串行輸。其輸入信號的數(shù)據(jù)格式如圖3所示。LVDS串行信號通過傳輸接插件進入芯片SN65LVDS386,此芯片將LVDS差分信號轉(zhuǎn)換為單端信號，
