EDA技術(shù)與FPGA應(yīng)用設(shè)計四位加法計數(shù)器

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1、本科實驗報告課程名稱:EDA技術(shù)與FPGA應(yīng)用設(shè)計實驗項口:四位加法計數(shù)器實驗地點:CPLD實驗室專業(yè)班級:指導(dǎo)教師:張文愛2016年4月29FI一、實驗?zāi)康暮鸵?、學習時序電路的VHDL描述方法。2、掌握時序進程中同步、異步控制信號的設(shè)計。3、熟悉EDA的仿真分析和硬件測試技術(shù)。二、實驗原理設(shè)計一個含技術(shù)使能、異步復(fù)位和并行預(yù)置功能的4位加法計數(shù)器,RST是異步復(fù)位信號,高電平有效;CLK是時鐘信號;當使能信號ENA為1時,加法計數(shù),COUT為計數(shù)進位輸出,OUTY為技術(shù)輸出。三、實驗任務(wù)1、編寫4位二進制加法計數(shù)器的

2、VHDL程序。2、在QuartusII±對加法計數(shù)器進行仿真。3、將輸入引腳連接到撥碼開關(guān),時鐘輸入鎖泄到相應(yīng)頻率的時鐘信號,輸出連接到發(fā)光二極管,下載后在實驗板上驗證其功能,記錄實驗結(jié)果。!1!實驗程序LIBRARYIEEE;USEIEEE.STDLOGIC1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSIWEIISPORT(CLK:INSTD_LOGIC;RST:INSTD_LOGIC;ENA:INSTD_LOGIC;OUTY:OUTSTD_L0GIC_VECT0R(3DO

3、WNTO0);COUT:OUTSTD_LOGIC);ENDSIWEI;ARCHITECTUREBEHAVOFSIWEIISSIGNALCQI:STD_L0GIC_VECT0R(3DOWNTO0);BEGINP_REG:PROCESS(CLK,RST,ENA)BEGINIFRST=,1,THENCQI<="0000,*;ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENCQI<=CQI+1;ENDIF;ENDIF;OUTY<=CQI;ENDPROCESSP_REG;COUTv二CQI(O)AN

4、DCQI(l)ANDCQI⑵ANDCQI(3);ENDBEHAV;五、實驗結(jié)果引腳分部圖:弊I?亠蟲OH」nH6?sK2Aln4-i:52"."er"W*"OR,MM■JC?CBMl>

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