抗電磁干擾試驗(yàn)研究

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1、抗電磁干擾試驗(yàn)研究1LonWorks數(shù)字化電動(dòng)閥門數(shù)字化技術(shù)在電動(dòng)閥門上的應(yīng)用是指采用可編程器件作為電動(dòng)閥門現(xiàn)場控制器的核心，通過編程對(duì)其工作進(jìn)行自動(dòng)控制，使閥門按照預(yù)定順序完成設(shè)定的功能。在閥門丁作過程中，其工作狀態(tài)可以在現(xiàn)場控制器上讀取，也可以沿總線網(wǎng)絡(luò)上傳至中央控制室進(jìn)行顯示；中央控制室發(fā)出的控制命令，也可沿同一線路傳給現(xiàn)場控制器以指揮閥門按照預(yù)定要求工作。2電動(dòng)閥門數(shù)字化設(shè)計(jì)中的抗干擾性措施2.1硬件抗干擾設(shè)計(jì)由于電動(dòng)閥門的工作環(huán)境一般比較惡劣，現(xiàn)場干擾很嚴(yán)重，對(duì)電動(dòng)閥門的硬件結(jié)構(gòu)提出了

2、很高的要求。為了提高閥門的可靠性和穩(wěn)定性，必須采取必要的硬件抗干擾措施，有效抑制干擾源，阻斷干擾傳輸通道。只要合理地選擇布置有關(guān)元器件和參數(shù)，就能抑制系統(tǒng)的絕大部分干擾。設(shè)計(jì)時(shí)采用的硬件抗干擾措施主要有：1）主協(xié)處理器結(jié)構(gòu)。系統(tǒng)采用雙CPU結(jié)構(gòu)，主處理器FT3150實(shí)現(xiàn)開度控制和通信功能，協(xié)處理器TMS320F2812實(shí)現(xiàn)電信號(hào)釆集,處理與轉(zhuǎn)矩辨識(shí)。主協(xié)處理器分工減輕了主處理器負(fù)擔(dān)，提高了系統(tǒng)的可靠性，并且主協(xié)處理器之間僅傳輸電源和少量控制信號(hào)，減少了主協(xié)處理器外圍電路之間的互相干擾。2）傳感器

3、隔離。本系統(tǒng)選用磁平衡式CSM050B系列霍爾電流傳感器和VSM025A系列霍爾電壓傳感器，能夠很好的實(shí)現(xiàn)控制電路與主電路的隔離，從而保證了電路的可靠運(yùn)行，提高了系統(tǒng)的抗干擾能力，避免了主電路中大電流流過地線時(shí)壓降帶來的干擾。3）通信變壓器隔離。通信變壓器實(shí)現(xiàn)了數(shù)字信號(hào)輸入/輸出通信的隔離，本系統(tǒng)選用Echelon公司的FT-X1,并將其連接在主處理器和控制電路之間，，對(duì)電磁干擾和高頻共膜噪聲起到了很好的抑制作用，可有效提高抗干擾能力。4）穩(wěn)定電源設(shè)計(jì)。CPU電路和I/O電路分別供電，并形成各自

4、的回路，提高了電源抗干擾能力。供電電路釆用模塊化電源HZA05-220D05P05W,具有體積小，可靠性高等特點(diǎn)，避免了自行設(shè)計(jì)的電源質(zhì)量依賴于選用的分立元器件，體積較大，可靠性難以保證等缺點(diǎn)。5）元器件選擇。選擇具有良好電磁兼容（ElectroMagneticCompatibility,EMC）性能的元器件。盡量選擇表貼式封裝形式，因?yàn)楸碣N式封裝器件的引線極短，大大降低了分布電感和電容，改善了高頻特性，具有很好的抗干擾性能。如在核心器件Neuron芯片與收發(fā)器的選擇上，選取了抗干擾能力強(qiáng)，功耗

5、小的智能收發(fā)器FT3150；選擇外擴(kuò)存儲(chǔ)器地址譯碼和邏輯控制器件時(shí)，采用了高度集成化的CPLD芯片（XC9536）。6）印刷電路板布線。電源線和接地線加粗，并盡量縮短走線長度，減小了線路的電感。各單元地線自成回路，并有公共接地點(diǎn)，減少了地電流引起的相互干擾。導(dǎo)線的走線沒有彎曲或尖角，減少了因電應(yīng)力集中引起電弧，電暈而產(chǎn)生的干擾。保持線與線之間有足夠的距離，信號(hào)線遠(yuǎn)離電源線。盡可能避免導(dǎo)線分支，在必須分支處圓滑，半徑不小于2cm.2.2軟件可靠性設(shè)計(jì)隨著計(jì)算機(jī)控制系統(tǒng)規(guī)模的增大，軟件復(fù)雜性不斷增加

6、，對(duì)軟件的可靠性要求越來越高。盡管硬件抗干擾措施可抑制大部分干擾信號(hào)，但因干擾信號(hào)產(chǎn)&的原因很復(fù)雜，且具有很大的隨機(jī)性，很難保證系統(tǒng)完全不受干擾。因此在硬件抗干擾措施的基礎(chǔ)上，采取必要的軟件抗干擾技術(shù)極其重要，它作為系統(tǒng)抗干擾措施的重要手段，與硬件抗干擾措施配合，可進(jìn)一步增強(qiáng)系統(tǒng)的可靠性。LonWorks數(shù)字化電動(dòng)閥門及其控制系統(tǒng)軟件設(shè)計(jì)采用了自上而下和結(jié)構(gòu)化程序設(shè)計(jì)方法，將程序設(shè)計(jì)成若干個(gè)能獨(dú)立完成某種任務(wù)的模塊，獨(dú)立調(diào)試和檢查，最后對(duì)整個(gè)軟件進(jìn)行集成統(tǒng)調(diào)和檢查，以確保軟件系統(tǒng)的可靠性。軟件抗

7、干擾技術(shù)具有設(shè)計(jì)簡單，修改靈活，耗費(fèi)資源少等特點(diǎn)。本系統(tǒng)采用的軟件抗干擾措施主要有：1）利用CPLD硬件，采用VerilogHDL語言編程實(shí)現(xiàn)互鎖控制。在電機(jī)控制電路中為實(shí)現(xiàn)正反轉(zhuǎn)的互鎖控制，防止觸發(fā)信號(hào)同時(shí)為低電平而導(dǎo)通，采用VerilogHDL語言編程實(shí)現(xiàn)電機(jī)邏輯互鎖功能。由于VerilogHDL語言編程的整個(gè)邏輯組合電路在CPLD器件內(nèi)部完成,因此系統(tǒng)的可靠性和實(shí)時(shí)性得到增強(qiáng)。2）指令重復(fù)執(zhí)行。在對(duì)開關(guān)量或數(shù)字量進(jìn)行采集時(shí)，重復(fù)釆集多次，直到連續(xù)兩次或兩次以上結(jié)果完全相同時(shí)才視為有效。在不

8、影響實(shí)時(shí)性要求前提下，對(duì)各次采集信號(hào)之間再插入一段延時(shí)，使數(shù)據(jù)可靠性更高。3）看門狗技術(shù)。指令冗余技術(shù)和軟件陷阱技術(shù)都不能很好的使失控程序擺脫死循環(huán)狀態(tài)，采用看門狗技術(shù)能很好的解決這個(gè)問題。Neuron芯片市三個(gè)看門狗定時(shí)器，分別檢測三個(gè)CPU,如果發(fā)現(xiàn)應(yīng)用程序或系統(tǒng)軟件沒有定期對(duì)這些定時(shí)器進(jìn)行復(fù)位，整個(gè)Neuron芯片將自動(dòng)復(fù)位。4）睡眠抗干擾。由于Neuron芯片很多情況下是在執(zhí)行一些等待指令和循環(huán)檢查程序，可通過軟件控制使其進(jìn)入低功耗的睡眠狀態(tài)，必要時(shí)再由喚醒事件重新啟動(dòng)。睡眠狀態(tài)下存儲(chǔ)器