可編程邏輯器件【文獻(xiàn)綜述】

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1、4畢業(yè)論文文獻(xiàn)綜述電氣工程及自動化可編程邏輯器件摘要：描述可編程邏輯器件的發(fā)展歷程，CPLD的構(gòu)造原理以及CPLD/FPGA的開發(fā)系統(tǒng)的簡介和可編程邏輯器件的發(fā)展方向。關(guān)鍵詞：可編輯邏輯器件；CPLD的構(gòu)造；應(yīng)用領(lǐng)域；VHDL語言；發(fā)展方向1引言隨著可編程邏輯電路和EDA技術(shù)的發(fā)展，現(xiàn)代電子設(shè)計技術(shù)進(jìn)入一個全新的階段，可編程邏輯器件已經(jīng)是電子設(shè)計的一個重要技術(shù)基礎(chǔ)，在邏輯電路設(shè)計及嵌入式系統(tǒng)設(shè)計方面，以CPLD/FPGA為代表的可編程邏輯器件已經(jīng)逐步取代了傳統(tǒng)的標(biāo)準(zhǔn)器件。2可編程邏輯器件的發(fā)展歷程早期的的電子管、晶體管

2、、小規(guī)模集成電路、中規(guī)模集成電路、大規(guī)模集成電路發(fā)展到超大規(guī)模集成電路以及許多具有特定功能的專用集成電路。隨著半導(dǎo)體工藝的日益飛速發(fā)展，集成電路產(chǎn)業(yè)已經(jīng)成為當(dāng)今非常熱門的產(chǎn)業(yè)之一。[1]集成電路包括專用集成電路（ASIC）和通用的可編程器件（PLD）[1][2]。雖然ASIC也能夠?qū)崿F(xiàn)將大量邏輯功能繼承與單片IC之中，但是PLD具有更高的靈活性，同時能夠縮短開發(fā)周期，加快產(chǎn)品的上市時間，因此PLD獲得了廣泛的應(yīng)用。[2][3]隨著技術(shù)的發(fā)展，早期的通用PLD慢慢的退出了歷史舞臺，復(fù)雜可編程邏輯器件（CPLD）和現(xiàn)場可編

3、程門陣列（FPGA）漸漸成為主流產(chǎn)品。[1][2][3][4]FPGA是Xilinx公司于1985年首次推出的，它采用了CMOS-SRAM工藝，內(nèi)部由多個獨立可編程邏輯模塊組成。CPLD是在20十幾80年代末期在系統(tǒng)可編程技術(shù)出現(xiàn)以后，在可查出可編程邏輯器件的基礎(chǔ)上發(fā)展起來的。[3][4]可見，CPLD和FPGA兩種可編程邏輯器件鴿子具有自己的特點和邏輯功能，兩者之間具有互補功能，因此兩者之間能夠相互發(fā)展，成為兩只領(lǐng)導(dǎo)可編程邏輯器件技術(shù)發(fā)展的力量，缺一不可。[5]2.1CPLD的構(gòu)造CPLD是具有固定輸入和輸出數(shù)目的任

4、何組合邏輯漢書在可編程只讀存儲器中，以輸出為輸入的查找表方式來實現(xiàn)，能實現(xiàn)PCB板上幾個簡單PAL互連功能的器件的擴展。[1][6]CPLD是復(fù)雜的PLD，專指那些集成規(guī)模大于1000門的可編程邏輯器件，大多數(shù)采用浮柵型電可擦寫可編程儲存器（EEPROM），可反復(fù)編程，不用每次上電重新下載。[6]CPLD由可編程邏輯的功能塊圍繞一個可編程互連矩陣構(gòu)成，由固定長度的金屬線實現(xiàn)邏輯單元之間的互連，并增加了I/O控制模塊的數(shù)量和功能?？梢园袰PLD的基本結(jié)構(gòu)堪稱由可編程邏輯陣列（LAB）、可編程I/O44控制模塊和可編程內(nèi)部

5、連線(PIA)等三部分組成，如圖：I/O控制模塊可編程邏輯陣列由若干個可編程邏輯宏單元組成，可編程邏輯宏單元內(nèi)部主要包括與陣列、或陣列、可編程觸發(fā)器和多路選擇器等電路，能獨立地配置為時序或組合工作方式。[7]在CPLD的宏單元內(nèi)，通常含有兩個或兩個以上的觸發(fā)器，其中一個觸發(fā)器與輸出端相連，其余觸發(fā)器的輸出可以通過相應(yīng)的緩沖電路反饋到與陣列，從而與其他觸發(fā)器一起構(gòu)成較復(fù)雜的時序電路。[2][7]2.2CPLD和FPGA的應(yīng)用領(lǐng)域隨著成本、功耗和容量的不斷改善，現(xiàn)在CPLD器件已經(jīng)大面積滲透到消費電子和汽車電子應(yīng)用市場。A

6、ltera展示的基于FPGA及CPLD開發(fā)的產(chǎn)品在消費電子、通信、汽車電子、數(shù)字電視領(lǐng)域的應(yīng)用表明它們不斷適應(yīng)新市場需求使得CPLD的應(yīng)用呈現(xiàn)多極化態(tài)勢。[8][9]比如，Lionic公司的網(wǎng)絡(luò)安全中應(yīng)用的是Altera帶有NiosⅡ處理器的CycloneⅡ，其作用是實現(xiàn)硬件加速包掃描，而NiosⅡ處理器則可以在現(xiàn)場進(jìn)行病毒的升級更新，并在ASIC種應(yīng)用NiosⅡ授權(quán)許可直接來開發(fā)ASSP，使得客戶可以最低成本獲得高速安全性能的解決方案，2.3CPLD和FPGA的開發(fā)系統(tǒng)CPLD的開發(fā)軟件含有各種輸入工具、仿真工具、版

7、圖設(shè)計工具和編程器等全線產(chǎn)品。因此電路設(shè)計人員無需專門的集成電路的深層知識，就可進(jìn)行電路設(shè)計，可以用于設(shè)計用戶所需要的數(shù)字邏輯電路，而且便于擦除修改，使用靈活。極大地縮短了開發(fā)周期，增強了可靠性，提高了靈活性。[10]Altera公司的MAX+plusⅡ開發(fā)系統(tǒng)是一個完全集成化、易學(xué)易用的可編程邏輯設(shè)計環(huán)境。應(yīng)用該軟件，就可以完成對CPLD的設(shè)計、校驗、器件編程等工作。44每個開發(fā)系統(tǒng)都有自己的描述語言，為了便于各系統(tǒng)之間的兼容，IEEE發(fā)布了幾種標(biāo)準(zhǔn)語言，最常用的有CHDL和Verilog。VHDL是VeryHigh

8、SpeedIntegratedCircuitHDL，即超高速集成電路硬件描述語言，該語言曾于1987年和1993年兩次被定為IEEE的標(biāo)準(zhǔn)，它可以快速地描述和綜合FPGA的設(shè)計。[1][2][4][11]與其他硬件描述于洋相比，它在編程是更規(guī)范，程序結(jié)構(gòu)更適合整個系統(tǒng)的硬件結(jié)構(gòu)，復(fù)合各模塊的信號時序關(guān)系以及數(shù)據(jù)的走向。它有以下幾個