Cyclone IV 設(shè)計(jì)指南

《Cyclone IV 設(shè)計(jì)指南》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在學(xué)術(shù)論文-天天文庫(kù)。

1、AN592:CycloneIV設(shè)計(jì)指南?2012年3月AN-592-1.2本應(yīng)用筆記提供了一組簡(jiǎn)單易用的指南和一列在Cyclone?IV設(shè)計(jì)中需要考慮的因素。Altera建議在設(shè)計(jì)過(guò)程中遵循本應(yīng)用筆記中介紹的指南。Altera?CycloneIV器件提供了一個(gè)最低功耗下的邏輯、存儲(chǔ)器和輸出信號(hào)處理(DSP)豐富組合。CycloneIV器件最適用于成本敏感的大批量應(yīng)用，包括：顯示器，無(wú)線基礎(chǔ)設(shè)施，工業(yè)以太網(wǎng)，廣播轉(zhuǎn)換器和芯片到芯片橋接等。在設(shè)計(jì)的初期階段對(duì)FPGA和系統(tǒng)進(jìn)行規(guī)劃是您成功的保障。本應(yīng)用筆記介紹了Cycl

2、oneIV器件體系結(jié)構(gòu)以及Quartus?II軟件方面和在您的設(shè)計(jì)中使用的第三方軟件。本應(yīng)用筆記沒(méi)有包括關(guān)于產(chǎn)品的全部詳情，但通過(guò)本應(yīng)用筆記中參考的其它文檔，您可以獲得詳細(xì)的規(guī)范，器件特性描述和其它指南。本應(yīng)用筆記中設(shè)計(jì)指南能夠提高生產(chǎn)力，并能夠避免一些常見(jiàn)的設(shè)計(jì)錯(cuò)誤。表1描述了設(shè)計(jì)流程的各個(gè)階段(根據(jù)通常情況下每一階段執(zhí)行的順序)。1請(qǐng)參考第41頁(yè)“設(shè)計(jì)檢查列表”來(lái)驗(yàn)證是否遵循了本應(yīng)用筆記中所介紹的設(shè)計(jì)指南。表1.設(shè)計(jì)流程階段和指南主題匯總設(shè)計(jì)流程階段指南主題第1頁(yè)“系統(tǒng)規(guī)范”規(guī)劃設(shè)計(jì)規(guī)范和IP選擇第2頁(yè)“器件選

3、擇”器件信息，確定器件密度，封裝類型，移植和速度等級(jí)第5頁(yè)“早期系統(tǒng)和電路板規(guī)劃早期功耗評(píng)估，規(guī)劃配置方案和片上調(diào)試”第11頁(yè)“電路板設(shè)計(jì)的管腳連接上電，電源管腳，PLL連接，去耦電容，配置管腳，信號(hào)完整性和板級(jí)驗(yàn)考慮因素”證管腳約束，早期管腳規(guī)劃，I/O功能及連接，存儲(chǔ)器接口，時(shí)鐘和PLL選第18頁(yè)“I/O與時(shí)鐘規(guī)劃”擇，同步開(kāi)關(guān)噪聲(SSN)第27頁(yè)“設(shè)計(jì)入口”編碼風(fēng)格和設(shè)計(jì)建議，SOPCBuilder,層次或者基于團(tuán)隊(duì)設(shè)計(jì)的規(guī)劃第32頁(yè)“設(shè)計(jì)實(shí)現(xiàn)、分析、優(yōu)化綜合工具,器件使用，消息，時(shí)序約束和分析，面積與時(shí)序

4、優(yōu)化，編譯和驗(yàn)證”時(shí)間，驗(yàn)證和功耗分析與優(yōu)化f要了解關(guān)于CycloneIV器件體系結(jié)構(gòu)的詳細(xì)信息，請(qǐng)參考Altera網(wǎng)站的資料：CycloneIV器件部分。要了解關(guān)于CycloneIV器件的最新已知問(wèn)題，請(qǐng)參考KnowledgeDatabase。系統(tǒng)規(guī)范在包含CycloneIV器件的系統(tǒng)中，F(xiàn)PGA通常在整個(gè)系統(tǒng)中扮演一個(gè)非常重要的角色，并影響著系統(tǒng)設(shè)計(jì)的其它部分。您必須在開(kāi)始設(shè)計(jì)階段對(duì)系統(tǒng)和FPGA創(chuàng)建詳細(xì)的設(shè)計(jì)規(guī)范，并確定系統(tǒng)其它部分的FPGA輸入和輸出接口以開(kāi)始設(shè)計(jì)過(guò)程。Altera公司?2012年3月AN5

5、92:CycloneIV設(shè)計(jì)指南第2頁(yè)器件選擇創(chuàng)建設(shè)計(jì)規(guī)范在創(chuàng)建您的邏輯設(shè)計(jì)或完成您的系統(tǒng)設(shè)計(jì)以前，詳細(xì)的設(shè)計(jì)規(guī)范應(yīng)該定義系統(tǒng)，指定FPGA的I/O接口，識(shí)別不同的時(shí)鐘域，以及包括基本設(shè)計(jì)功能的結(jié)構(gòu)圖。關(guān)于包含知識(shí)產(chǎn)權(quán)(IP)模塊的建議，請(qǐng)參考“IP選擇”。多用些時(shí)間在創(chuàng)建這些規(guī)范上將有助于提高設(shè)計(jì)效率。1.?創(chuàng)建詳細(xì)的設(shè)計(jì)規(guī)范，并在適當(dāng)?shù)那闆r下制定出測(cè)試計(jì)劃。2.?提早規(guī)劃時(shí)鐘域、時(shí)鐘資源以及I/O接口，并提供相應(yīng)的結(jié)構(gòu)圖。制定功能驗(yàn)證計(jì)劃，以確保團(tuán)隊(duì)能夠了解如何驗(yàn)證系統(tǒng)。在此階段制定一個(gè)測(cè)試計(jì)劃還有助于根據(jù)可測(cè)

6、試性和可制造性進(jìn)行設(shè)計(jì)。您可能需要驗(yàn)證所有設(shè)計(jì)接口的能力，例如，如果要執(zhí)行內(nèi)置自測(cè)試功能來(lái)驅(qū)動(dòng)接口，那么可以在FPGA器件內(nèi)部使用基于Nios?II處理器的UART接口。器件安裝到系統(tǒng)后，其分析和調(diào)試的相關(guān)指導(dǎo)，請(qǐng)參考第10頁(yè)“片上調(diào)試規(guī)劃”。如果您的設(shè)計(jì)包括多個(gè)設(shè)計(jì)者，那么需要考慮一個(gè)公共設(shè)計(jì)目錄結(jié)構(gòu)。這樣可以使設(shè)計(jì)整合階段變得容易。關(guān)于基于團(tuán)隊(duì)設(shè)計(jì)的詳細(xì)信息，請(qǐng)參考的第31頁(yè)“層次及基于團(tuán)隊(duì)設(shè)計(jì)的規(guī)劃”。IP選擇Altera及其第三方IP合作伙伴提供了針對(duì)Altera器件進(jìn)行優(yōu)化的大量現(xiàn)成的IP內(nèi)核選擇。您可以

7、在設(shè)計(jì)中輕松地實(shí)現(xiàn)這些IP參數(shù)化模塊，從而減少系統(tǒng)實(shí)現(xiàn)和驗(yàn)證時(shí)間，并使您能夠?qū)Ｗ⒂谔砑訉賰r(jià)值。IP的選擇往往會(huì)影響到系統(tǒng)設(shè)計(jì)，特別是在FPGA與系統(tǒng)中的其它器件連接時(shí)。要考慮系統(tǒng)中的哪些I/O接口或者模塊可以通過(guò)使用IP內(nèi)核來(lái)實(shí)現(xiàn)，并計(jì)劃在您的FPGA設(shè)計(jì)中組合這些內(nèi)核。在你購(gòu)買IP許可之前，用于很多IP內(nèi)核的OpenCorePlus功能使您能夠?qū)PGA進(jìn)行編程以驗(yàn)證硬件中的設(shè)計(jì)。這種評(píng)估支持非受限模式(untetheredmode)或者受限模式(tetheredmode)，非受限模式的設(shè)計(jì)在有限時(shí)間內(nèi)運(yùn)行。受

8、限模式需要一個(gè)Altera串行JTAG電纜連接板級(jí)上的JTAG端口與在硬件評(píng)估期間運(yùn)行QuartusIIProgrammer的主機(jī)。3.?選擇影響您系統(tǒng)設(shè)計(jì)，特別是I/O接口的IP。如果您打算將OpenCorePlus受限模式用于IP，那么要確保您的電路板設(shè)計(jì)支持這一模式4.?的操作。f要了解關(guān)于可用IP內(nèi)核的詳細(xì)信息，請(qǐng)參考Altera網(wǎng)站的Intelle