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1、EDA教學(xué)系統(tǒng)總體介紹陳立新湖北工業(yè)大學(xué)實(shí)驗(yàn)實(shí)訓(xùn)中心電子實(shí)習(xí)部2009-10-22結(jié)構(gòu)體（ARCHITECTURE）進(jìn)程或其它并行結(jié)構(gòu)實(shí)體（ENTITY）配置（CONFIGURATION）庫、程序包設(shè)計(jì)實(shí)體一、VHDL程序設(shè)計(jì)基本結(jié)構(gòu)庫、程序包庫（LIBRARY）——存放預(yù)先設(shè)計(jì)好的程序包和數(shù)據(jù)的集合體。程序包（PACKAGE）——將已定義的數(shù)據(jù)類型、元件調(diào)用說明及子程序收集在一起，供VHDL設(shè)計(jì)實(shí)體共享和調(diào)用，若干個(gè)包則形成庫。IEEE庫包括：STD_LOGIC_1164STD_LOGIC_ARITH——是SYNOPSYS公司加入IEEE庫程序包，包括：STD_LOGIC_SIGNED
2、（有符號數(shù)）STD_LOGIC_UNSIGNED（無符號數(shù)）STD_LOGIC_SMALL_INT(小整型數(shù))VHDL’87版本使用IEEESTD1076-1987語法標(biāo)準(zhǔn)VHDL’93版本使用IEEESTD1076-1993語法標(biāo)準(zhǔn)例：LIBRARYIEEEUSEIEEE.STD_LOGIC_1164.ALL描述器件的輸入、輸出端口數(shù)據(jù)類型中將要用到的IEEE的標(biāo)準(zhǔn)庫中的STD_LOGIC_1164程序包。實(shí)體（ENTITY）說明格式：ENTITY實(shí)體名IS[類屬參數(shù)說明][端口說明]END實(shí)體名；規(guī)則：（1）類屬參數(shù)說明必須放在端口說明之前，用于指定如矢量位數(shù)、延遲時(shí)間等參數(shù)。例如G
3、ENERIC（m：TIME：=1ns）；--說明m是一個(gè)值為1ns的時(shí)間參數(shù)則程序語句：tmp1<=d0ANDse1AFTERm；--表示d0ANDse1經(jīng)1ns延遲后才送到tem1。（2）端口說明是描述器件的外部接口信號的說明，相當(dāng)于器件的引腳說明。其格式為：PORT（端口名{，端口名}：方向數(shù)據(jù)類型名；：端口名{，端口名}：方向數(shù)據(jù)類型名）；例如：PORT（a，b：INSTD_LOGIC；s：INSTD_LOGIC；y：OUTSTD_LOGIC）；端口方向包括：IN；--輸入，符號：OUT；--輸出，符號：INOUT；--雙向，符號：BUFFER；--具有讀功能的輸出，符號：DQBU
4、FFER端口結(jié)構(gòu)體（ARCHITECTURE）基本設(shè)計(jì)單元的實(shí)體，用于指明設(shè)計(jì)基本單元的行為、元件及內(nèi)部連接關(guān)系，即定義設(shè)計(jì)單元的功能。結(jié)構(gòu)體的結(jié)構(gòu)：ARCHITECTURE結(jié)構(gòu)體名OF實(shí)體名IS[說明語句]；--為內(nèi)部信號、常數(shù)、數(shù)據(jù)類型、函數(shù)定義BEGIN[功能描述語句]ENDARCHITECTURE結(jié)構(gòu)體名；例如：或門的結(jié)構(gòu)體ARCHITECTUREor1OFtemp1ISSIGNALy：STD_LOGIC；BEGINy<=aORb；ENDARCHITECTUREor1；配置（CONFIGURATION）——把特定的結(jié)構(gòu)體關(guān)聯(lián)（指定給）一個(gè)確定的實(shí)體，為大型系統(tǒng)的設(shè)計(jì)提供管理和工程
5、組織?；蜷T的描述LIBRARYIEEE；USEIEEE.STDLOGIC1164.ALLENTITYor1ISPORT（a，b：INSTD_LOGIC；y：OUTSTDLOGIC）；ENDor1；ARCHITECTUREexample1OFor1ISBEGINy<=aORb;ENDexample1；基本邏輯器件的描述半加器的描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;so,co:OUTSTD_LOGIC);ENDh_adder;ARCHITECTUREexample2OFh_ad
6、derISBEGINso<=aXORb;co<=aANDb;ENDexample2;absoco鎖存器的描述qDQenadLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYlatch1ISPORT(d:INSTD_LOGIC;ena:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDlatch1;ARCHITECTUREexample4OFlatch1ISSIGNALsig_save:STD_LOGIC:=‘0’;BEGINPROCESS(d,ena)BEGINIFena='1'THENSig_save<=D;ENDIF;Q<=sig_
7、save;ENDPROCESS;ENDexample4;二、VHDL語言要素VHDL具有計(jì)算機(jī)編程語言的一般特性，其語言要素是編程語句的基本單元。準(zhǔn)確無誤地理解和掌握VHDL語言要素的基本含義和用法，對正確地完成VHDL程序設(shè)計(jì)十分重要。1.數(shù)字型文字——由數(shù)字、小數(shù)點(diǎn)和下劃線組成（1）整數(shù)文字5,678,156E2,45_234_287(=45234287)（2）實(shí)數(shù)文字188.993,88_670_551.453_909（3）以
