FPGA開發(fā)功耗管理攻略.pdf

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1、功耗管理攻略:19招降低20nmUltraScaleFPGA器件功耗作者：SteveLeibson,賽靈思戰(zhàn)略營銷與業(yè)務規(guī)劃總監(jiān)在絕大部分使用電池供電和插座供電的系統(tǒng)中，功耗成為需要考慮的第一設計要素。Xilinx決定使用20nm工藝的UltraScale器件來直面功耗設計的挑戰(zhàn)，本文描述了在未來的系統(tǒng)設計中，使用Xilinx20nm工藝的UltraScaleFPGA來降低功耗的19種途徑。1.制造工藝：TSMC使用20SoC工藝來生產(chǎn)Xilinx20nm的UltraScale器件，該工藝采用TSMC第二代gate-lastHKMG（high-K絕緣層+金屬柵極）技術和第三代S

2、iGe(silicon-germanium)應變技術來實現(xiàn)在低功耗時提高性能。跟TSMC28nm工藝相比，20SoC工藝技術能做到器件密度增加1.9倍，同時速度提升30%。2.電壓調(diào)整：TSMC20SoC工藝有兩種模式，一種是高性能模式（Vcc=0.95V），還有一種是低功耗模式（Vcc=0.9V）。20SoC高性能模式與TSMC28HP和28HPL工藝相比，能提供更高的性能以及更低的靜態(tài)功耗。低功耗模式跟TSMC28HP工藝相比，靜態(tài)功耗要低65%，使用TSMC20SoC工藝制造的器件的Vcc空間使得Xilinx能選擇功耗分布曲線上的合適的部分，即在Vcc降低到0.9V時，在

3、性能上仍然有不錯的表現(xiàn)，但此時的動態(tài)功耗卻可以下降大約10%。?Copyright2014Xilinx圖1：20nm工藝UltraScale器件，性能和功耗對比：非常顯著的優(yōu)勢3.選擇功耗最低的器件：Xilinx20nmUltraScaleFPGA中，在0.95V或者0.9V下都可以工作的器件被定義為-1L，這是基于它們在0.95V下的速度等級來定義的。-1LUltraScale器件的性能和0.95V，速度等級為-1的器件性能相同，和工作在0.9V，速度等級為-1的器件性能也一致，但是-1L的定義表示，這類器件的靜態(tài)功耗是特別低。在0.9V時，光是Vcc的下降就可以使得靜態(tài)功耗

4、下降大約30%。相比其他UltraScaleFPGA器件，Xilinx對-1L器件的速度和漏電有著更加嚴格的定義標準，換句話說，只有那些漏電最低、性能最高的UltraScale器件才能稱為-1L器件。4.管理3DIC的工藝變動：20nmUltraScaleFPGA規(guī)模較大，實際上是3DIC，采用了Xilinx第二代堆疊硅片互聯(lián)（SSI）技術，它可以把一個封裝里的多個FPGAdie連接起來。Xilinx通過在一個封裝中組合較高和較低漏電的die（都在說明書中）來控制整個3DIC的靜態(tài)漏電功耗，結(jié)果是整個封裝器件的漏電功耗要遠遠低于只使用一個die（具備相同可編程邏輯容量）的封裝。

5、5.通過3DIC集成來縮減I/O功耗：和傳統(tǒng)的多芯片設計相比，在具備相同的I/O帶寬的情況下，基于SSI的3DIC技術可以使I/O互連功耗減小100倍。這個激動人心的結(jié)果就是通過把所有的連接都保留在芯片內(nèi)部來實現(xiàn)的，與把信號驅(qū)動到芯片外部相比，這種做法的功耗顯著降低，這種設計理念可以在低功耗的情況下獲得令人難以置信的高速度。6.低功耗設計不僅僅停留在工藝級別：在20nm工藝節(jié)點上，Xilinx從每一個角度去聚焦功耗效率?；趧討B(tài)功耗能減少的百分比，Xilinx對很多選項都進行了評估，每一項都會產(chǎn)生相應的風險以及實現(xiàn)的時間。每一個降低功耗的技術，它在性能、成本、設計流程方法以及總

6、體進度方面的影響也會被評估，被挑選出來的選項最終實現(xiàn)在所有Xilinx20nmUltraScale器件中。?Copyright2014Xilinx7.類似ASIC的時鐘設計使得功耗降低：跟所有以往的FPGA架構相比，UltraScale架構中的時鐘布線和時鐘buffer進行了徹底地重新設計，可以提供更大程度的靈活性。在縱橫兩個方向上，大量的時鐘布線和時鐘分布路徑產(chǎn)生了許許多多的全局時鐘buffer，數(shù)量是以往架構中的20倍以上，那個架構有著無數(shù)個布局的選項。實際上，在一個UltraScaleFPGA中，時鐘網(wǎng)絡的“中心點”（時鐘偏移開始累積的起始點）可以被放在任何一個時鐘域。和

7、ASIC相同的是，哪里需要時鐘，哪里的時鐘網(wǎng)絡才開始工作。UltraScale架構可以向可編程邏輯設備提供偏移最小、性能最快的時鐘網(wǎng)絡，這些時鐘網(wǎng)絡只有在源需要向目的發(fā)送時鐘信號時才產(chǎn)生功耗。圖2：UltraScale類ASIC時鐘設計8.精細化的時鐘門控：可以通過精細化的時鐘門控技術來進一步降低動態(tài)時鐘功耗。在一個設計中，當相關邏輯不需要工作的時候，可以動態(tài)門控關閉時鐘驅(qū)動。這個特性可以靜態(tài)或者以一個時鐘周期的粒度來動態(tài)執(zhí)行。最大的20nmUltraScale器件中，除了常見的全局門控時鐘